米6体育平台手机版

ZHCSJ70C December 2018 – January 2021 DS90UB941AS-Q1

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

RTD|64
- MPQF141C

散热焊盘机械数据 (封装 | 引脚)

订购信息

zhcsj70c_oa

引脚功能

引脚		I/O，类型	说明
名称	编号	I/O，类型	说明
MIPI DSI 输入引脚
DSI0_D0P	58	I	DSI RX 端口 0 差分数据输入引脚使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器进行 DSI RX 控制。如果未使用，这些引脚可能会接地或保留为未连接引脚。
DSI0_D0N	57	I
DSI0_D1P	56	I
DSI0_D1N	55	I
DSI0_D2P	54	I
DSI0_D2N	53	I
DSI0_D3P	52	I
DSI0_D3N	51	I
DSI0_CLKP	60	I	DSI RX 端口 0 差分时钟输入引脚使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器进行 DSI RX 控制。如果未使用，这些引脚可能会接地或保留为未连接引脚。
DSI0_CLKN	59	I
DSI1_D0P	6	I	DSI RX 端口 1 差分数据输入引脚使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器进行 DSI RX 控制。如果未使用，这些引脚可能会接地或保留为未连接引脚。
DSI1_D0N	5	I
DSI1_D1P	4	I
DSI1_D1N	3	I
DSI1_D2P	2	I
DSI1_D2N	1	I
DSI1_D3P	63	I
DSI1_D3N	62	I
DSI1_CLKP	8	I	DSI RX 端口 1 差分时钟输入引脚使用 DEVICE_CFG (0x02h) 和 BRIDGE_CTL (0x4Fh) 寄存器进行 DSI RX 控制。如果未使用，这些引脚可能会接地或保留为未连接引脚。
DSI1_CLKN	7	I
LFDSI	49	D	DSI 环路滤波器引脚在此引脚和接地之间连接一个 10nF 电容器
FPD-LINK III 接口引脚
DOUT0–	26	I/O	FPD-Link III TX 端口 0 引脚该端口传输 FPD-Link III 高速正向通道视频和控制数据，并接收反向通道控制数据。该引脚可以通过 STP 或同轴电缆与兼容的 FPD-Link III 解串器 RX 连接。I/O 必须根据表 9-1 进行交流耦合。如果端口未使用，则将引脚保留为“未连接”。
DOUT0+	27	I/O
DOUT1–	22	I/O	FPD-Link III TX 端口 1 引脚该端口传输 FPD-Link III 高速正向通道视频和控制数据，并接收反向通道控制数据。该引脚可以通过 STP 或同轴电缆与兼容的 FPD-Link III 解串器 RX 连接。I/O 必须根据表 9-1 进行交流耦合。如果端口未使用，则将引脚保留为“未连接”。
DOUT1+	23	I/O
LFT	20	D	FPD-Link III 环路滤波器引脚在此引脚和接地之间连接一个 10nF 电容器
REFCLK0	41	I，PD	外部参考时钟输入引脚在独立 2:2 或非对称分离器模式下，它是 FPD-LINK III 端口 0 的外部参考时钟输入引脚。该引脚通常连接到低抖动时钟源。该引脚具有内部 25 kΩ 下拉电阻。如果未使用，该引脚可能会保留为“未连接”或连接到 GND。
REFCLK1	11	I，PD	在独立 2:2 或非对称分离器模式下，该引脚是 FPD-LINK III 端口 1 的外部参考时钟输入引脚该引脚通常连接到低抖动时钟源。该引脚具有内部 25 kΩ 下拉电阻。如果未使用，该引脚可能会保留为“未连接”或连接到 GND。
控制引脚
I2C_SDA	48	I/O，OD	I2C 数据输入/输出接口引脚开漏。建议将 2.2kΩ 至 4.7 kΩ 上拉⁽¹⁾至 1.8V 或 3.3V。
I2C_SCL	47	I/O，OD	I2C 时钟输入/输出接口引脚开漏。建议将 2.2kΩ 至 4.7 kΩ 上拉⁽¹⁾至 1.8V 或 3.3V。
IDX	19	I，S	I2C 串行控制总线器件 ID 地址选择配置引脚通过外部上拉电阻连接到 VDD18，通过下拉电阻连接到 GND，从而根据表 8-12 创建分压器。请勿保持断开或未连接。
MODE_SEL0	18	I，S	模式选择 0 配置引脚通过外部上拉电阻连接到 VDD18，通过下拉电阻连接到 GND，从而根据表 8-8 和创建分压器。
MODE_SEL1	32	I，S	模式选择 1 配置引脚通过外部上拉电阻连接到 VDD18，通过下拉电阻连接到 GND，从而根据表 8-8 和创建分压器。
PDB	31	I，PD	反相关断输入引脚。通常通过下拉连接到处理器 GPIO。当 PDB 输入为高电平时，启用器件，并使内部寄存器和状态机复位为默认值。置位 PDB 信号为低电平将关闭器件并产生极少功耗。该引脚的默认功能为 PDB =低电平；掉电，内部 50kΩ 内部下拉电阻被启用。PDB 应保持低电平，直到施加电源并达到所需的最低电平。 PDB = 1，器件启用（正常工作） PDB = 0，器件关断。
INTB	30	O，OD	中断输出引脚 INTB 是低电平有效漏极开路并由状态寄存器控制。请参阅Topic Link Label8.3.8 INTB = H，正常工作 INTB = L，中断请求建议的上拉电阻器为 4.7kΩ 到 VDDIO。请勿保持断开或未连接。
REM_INTB	10	O	远程中断输出引脚 REM_INTB 将直接镜像来自远程器件的 INTB_IN 信号的状态。无需单独读取串行器寄存器即可复位和更改该引脚的状态。如果未使用，则将引脚保留为“未连接”。
SPI 引脚（在双路 FPD-LINK III 模式下）
MOSI	46	I/O，PD	SPI 主输出从输入引脚仅在双链路模式下可用。与 D_GPIO0 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
MISO	45	I/O，PD	SPI 主输入从输出引脚仅在双链路模式下可用。与 D_GPIO1 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
SPLK	44	I/O，PD	SPI 时钟引脚仅在双链路模式下可用。与 D_GPIO2 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
SS	43	I/O，PD	SPI 从选择引脚仅在双链路模式下可用。与 D_GPIO3 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
高速 GPIO 引脚
D_GPIO0	46	I/O，PD	高速 GPIO0 引脚仅在双链路模式下可用。与 MOSI 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
D_GPIO1	45	I/O，PD	高速 GPIO1 引脚仅在双链路模式下可用。与 MISO 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
D_GPIO2	44	I/O，PD	高速 GPIO2 引脚仅在双链路模式下可用。与 SPLK 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
D_GPIO3	43	I/O，PD	高速 GPIO3 引脚仅在双链路模式下可用。与 SS 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO 引脚
GPIO0	14	I/O，PD	通用输入/输出 0 引脚如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO1	15	I/O，PD	通用输入/输出 1 引脚如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO2	38	I/O，PD	通用输入/输出 2 引脚与 I2S_DC 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO3	39	I/O，PD	通用输入/输出 3 引脚与 I2S_DD 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
仅寄存器 GPIO 引脚
GPIO5_REG	37	I/O，PD	通用输入/输出 5 引脚仅限本地寄存器控制。与 I2S_DB 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO6_REG	36	I/O，PD	通用输入/输出 6 引脚仅限本地寄存器控制。与 I2S_DA 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO7_REG	34	I/O，PD	通用输入/输出 7 引脚仅限本地寄存器控制。与 I2S_WC 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
GPIO8_REG	35	I/O，PD	通用输入/输出 8 引脚仅限本地寄存器控制。与 I2S_CLK 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
从模式本地 I2S 通道引脚
I2S_WC	34	I/O，PD	从模式 I2S 字时钟输入引脚与 GPIO7_REG 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
I2S_CLK	35	I/O，PD	从模式 I2S 时钟输入引脚与 GPIO8_REG 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
I2S_DA	36	I/O，PD	从模式 I2S 数据输入引脚与 GPIO6_REG 共享。如果未使用且处于默认条件（启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
I2S_DB	37	I/O，PD	从模式 I2S 数据输入引脚与 GPIO5_REG 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
I2S_DC	38	I/O，PD	从模式 I2S 数据输入引脚与 GPIO2 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
I2S_DD	39	I/O，PD	从模式 I2S 数据输入引脚与 GPIO3 共享。如果未使用且处于默认条件（已启用 25kΩ 下拉电阻），此引脚可保留为未连接引脚。
电源和接地引脚
GND	DAP	G	DAP 是底部的大型金属触点，位于 VQFN 封装的中心。连接接地平面。
VDD18	24 61	P	1.8V (±5%) 电源引脚需要在每个 VDD 引脚有 0.1μF 或 0.01μF 电容器连接到 GND。建议引脚组使用额外的 1μF 和 10μF 去耦电容器。
VDD11_P0	17	P	1.1V (±5%) 电源引脚需要在每个 VDD 引脚上有 0.1μF 或 0.01μF 电容器连接到 GND。建议引脚组使用额外的 1μF 和 10μF 去耦电容器。
VDD11_P1	50	P
VDD11_DSI	64	P	1.1V (±5%) 电源引脚需要在每个 VDD 引脚上有 0.1μF 或 0.01μF 电容器连接到 GND。建议引脚组使用额外的 1μF 和 10μF 去耦电容器。
VDD11_A	12	P
VDD11_HS0	28	P
VDD11_HS1	21	P
VDD11_S	25	P
VDD11_L	9 42	P	1.1V (±5%) 电源引脚需要在每个 VDD 引脚上有 0.1μF 或 0.01μF 电容器连接到 GND建议引脚组使用额外的 1μF 和 10μF 去耦电容器。
VDDIO	16，33	P	1.8V (±5%) 或 3.3V (±10%) LVCMOS I/O 电源引脚需要在每个 VDD 引脚上有 0.1μF 或 0.01μF 电容器连接到 GND。建议引脚组使用额外的 1μF 去耦电容器。如果选择 1.8V VDDIO 选项，则 VDDIO 和 VDD18 需要使用同一电源供电。
其他引脚
RES0	29	—	保留。连接至 GND。
RES1	40	—	保留。必须保留为“未连接”。
RES2	13	—	保留。必须保留为“未连接”。

(1) 最佳上拉电阻值取决于 I2C 工作模式，请参阅 I2C 总线上拉电阻计算 (SLVA689)

下面的定义规定了每个引脚的 I/O 单元的功能性。类型：

I = 输入
O = 输出
I/O = 输入/输出
OD = 漏极开路
PD = 内部下拉电阻
P，G = 电源，接地
D =内部 LDO 输出的去耦引脚
S = Strap 输入