在典型应用中，TI 建议执行以下步骤：

1. 使用 TICS Pro 编程软件中的器件 GUI 执行分步设计流程，输入设计参数，计算每个 PLL 域的频率计划，并为所需配置生成寄存器设置。可导出寄存器设置（txt 格式的寄存器十六进制转储）以启用主机编程。
   • 主机器件可在上电后通过串行接口对寄存器设置进行编程，并发出软复位（通过 SWRST 位）以启动器件。在 SWRST 之前设置 SW_SYNC，并在 SWRST 之后清除 SW_SYNC。
2. 将 GPIO1 引脚接地以选择 I²C 通信接口，或通过外部电阻将 GPIO1 拉高至 VDD_DIG 以选择 SPI 通信接口。确定用于控制和状态功能的逻辑 I/O 引脚分配。请参阅图 7-36
   • 使用适当的 I/O 方向和电压电平将 I²C/SPI 和逻辑 I/O 引脚（1.8V 兼容电平）连接到主机器件引脚。
3. 按照振荡器输入 (XO) 的说明选择 XO 频率。
   • 选择具有目标相位抖动性能的 XO，确保满足自由运行或保持期间输出时钟所需的频率稳定性和精度要求。
   • LMK5C33216A 可在 XO 引脚上直接接受 3.3V LVCMOS 输入。
   • 通过低噪声 LDO 稳压器为 XO 供电，或优化其电源滤波以避免电源噪声引起的 XO 时钟抖动。
   • TICS Pro：配置 XO 频率以匹配 XO 输入。
4. 为原理图中的每个 APLL 域连接时钟 I/O，并使用 TICS Pro 按如下方式配置器件设置：
   • TICS Pro：对于 DPLL 模式，配置 DPLL 输入选择模式和输入优先级。请参阅基准输入多路复用器选择。
   • TICS Pro：配置来自其他 VCO 域（级联模式）或 XO 时钟（非级联模式）的每个 APLL 基准。
   • TICS Pro：为每个输出配置所需的时钟频率和 APLL 域。TICS Pro 可以计算 APLL 和输出的 VCO 频率和分频器设置。为更大限度减少串扰和杂散，请考虑以下输出时钟分配指南：
     • OUT[0:1] 组可以选择任何 APLL 时钟、XO 和基准。
     • 对于 APLL1 或 APLL2 时钟，优先选择 OUT[2:3] 组。
     • 对于 APLL2 或 APLL3 时钟，优先选择 OUT[4:7] 组。
     • 对于 APLL3 或 APLL2 时钟，优先选择 OUT[8:13] 组。
     • 当两个频率之差 |f_OUTx – f_OUTy| 处于抖动积分带宽范围（例如，12kHz 至 20MHz）内时，应分离时钟输出。为尽可能减少潜在耦合，作为潜在干扰源的任何输出都应至少由四个静态引脚（电源引脚、逻辑引脚或禁用输出引脚）进行分离。如有可能，请将这些时钟放置在相对的输出组上来分离这些时钟，这些输出组位于芯片的对侧以实现最佳隔离。
     • 避免任何 LVCMOS 输出（强干扰源），或将其与其他抖动敏感型差分输出时钟进行隔离。如果需要 LVCMOS 输出，请使用双通道互补 LVCMOS 模式（+/- 或 -/+），并将未使用的 LVCMOS 输出保持悬空且无任何布线。
     • 如果应用中未使用所有的输出对，请考虑将未使用的输出连接到一对射频同轴测试结构以进行测试（例如 SMA、SMP 端口）。
   • TICS Pro：配置输出驱动器。
     • 配置输出驱动器模式以匹配接收器时钟输入接口要求。请参阅时钟输出 (OUTx_P/N)。
     • 配置需要同步输出相位的任何输出 SYNC 组。请参阅输出同步 (SYNC)。
     • 配置输出自动静音模式以及 APLL 和 DPLL 静音选项。请参阅LOL 期间输出自动静音。
   • TICS Pro：配置 DPLL 环路带宽。
     • 在环路带宽以下，基准噪声会添加到 TDC 本底噪声和 XO/TCXO/OCXO 噪声。在环路带宽以上，基准噪声将以高达 60dB/十倍频程的滚降幅度衰减。最佳带宽取决于基准输入和 XO 之间的相对相位噪声。APLL 的环路带宽可配置为使基准输入、TDC 和 XO 相位噪声在 APLL 带宽以上时产生额外衰减。
   • TICS Pro：配置最大 TDC 频率以根据所需的用例优化 DPLL TDC 噪声贡献。
     • 有线：通常指定 400kHz 的最大 TDC 速率。这种情况下可以使用窄环路带宽 (≤10Hz) 和 TCXO/OCXO/XO 来设置频率稳定性和漂移性能，从而支持 SyncE 和其他用例。
     • 无线：通常指定 26MHz 的最大 TDC 速率以实现最低的带内 TDC 噪声贡献。这种情况下支持无线用例以及近端相位噪声至关重要的其他用例。
   • TICS Pro：如果需要时钟控制（例如 IEEE 1588 PTP），请为 DPLL 环路启用 DCO 模式并输入频率步长（以 ppb 为单位）。FDEV 步长寄存器将根据 APLL DCO 频率步长DPLL 可编程相位延迟 进行计算。如果需要，在 GPIO 引脚上启用 FDEV_TRIG 和 FDEV_DIR 引脚控制。
   • TICS Pro：如果需要确定性输入到输出时钟相位，请根据需要在 OUT0、OUT4 或 OUT10 上启用 ZDM。请参阅节 7.3.18。
5. TICS Pro：为每个基准输入配置基准输入监控选项。当不需要监控器或输入操作超出监控器支持的频率范围时，请禁用监控器。请参阅基准输入监控。
   • 频率监控器：设置有效和无效阈值（以 ppm 为单位）。
   • 漏脉冲监控器：设置延迟窗口阈值 (T_LATE) 以允许最长的预期输入时钟周期，包括最坏情况下的周期间抖动。对于间隙时钟输入，根据允许的漏时钟脉冲数设置 T_LATE。
   • 矮脉冲监控器：设置早期窗口阈值 (T_EARLY) 以允许最短的预期输入时钟周期，包括最坏情况下的周期间抖动。
   • 1PPS 相位验证监控器：设置相位验证抖动阈值，包括最坏情况下的输入周期间抖动。
   • 验证计时器：设置在输入对于选择而言有效之前必须由所有已启用的输入监控器对基准输入进行验证的时长。
6. TICS Pro：为每个通道配置 DPLL 锁定检测和调优字历史记录监控选项。请参阅 PLL 锁定检测器 和调优字历史记录调优字历史记录。
   • DPLL 频锁和相锁检测器：设置每个检测器的锁定阈值和解锁阈值。
7. TICS Pro：根据需要配置每个状态输出引脚和中断标志。请参阅状态输出 和中断。
   • 选择所需的状态信号选项、状态极性和驱动器模式（3.3V LVCMOS 或开漏）。开漏需要外部上拉电阻。
   • 如果中断已启用并被选为状态输出，请根据需要配置任何中断源的标志极性和屏蔽位以及组合“或”门。
8. 请在设计电源时参考以下指南：
   • 具有相同频率或整数相关（谐波）频率的输出可以共享公共的滤波电源。
     • 示例：OUT[4:5] 和 OUT[6:7] 上的 156.25MHz 和 312.5MHz 输出可以共享经过滤波的 VDDO 电源，而 OUT[0:1] 和 OUT[2:3] 上的 100MHz、50MHz 和 25MHz 输出可以共享单独的 VDDO 电源。
   • 请参阅电源轨时序、电源斜升速率和混合电源域。