通过允许输出分频器在同一 PLL 输出时钟周期退出复位，输出 SYNC 可用于使两个或更多个输出时钟与公共上升沿进行相位对齐。通过硬件引脚或软件位触发 SYNC 事件，所有选择相同 PLL 输出的输出分频器都可以作为 SYNC 组一起同步。

若要为两个或更多个输出通道建立 SYNC 组，必须满足以下要求：

• 输出分频器设置其各自的同步使能位 (OUT_x_y_DIV_SYNC_EN = 1)
• SYSREF 分频器各自设置额外的同步使能位 (OUT_x_y_SR_DIV_SYNC_EN = 1)，可与上述设置 (OUT_x_y_DIV_SYNC_EN = 1) 搭配使用
• 输出分频器的输出多路复用器选择相同的 PLL 输出
• PLL（后分频器）输出设置其同步使能位（例如，PLL1_PRI_DIV_SYNC_EN = 1）
• SYNC_EN = 1

SYNC 事件可由设置为 SYNC 输入的 GPIOx 引脚 (GPIOx_MODE = 31) 或 SYNC_SW 寄存器位（高电平有效）置为有效。当 SYNC 置为有效后，启用 SYNC 的分频器将保持在复位状态，并且时钟输出为低电平。当 SYNC 置为无效后，通用 PLL 的输出将在开始时具有同步或对齐的初始时钟相位。SYNC 还可用于在任何启用了 SYNC 的输出上设置低电平状态以防止输出时钟分配到下游器件，直到接收器输入配置完毕并准备好接收传入的时钟。

禁用了同步 (OUT_x_y_DIV_SYNC_EN = 0) 的输出通道将不会受到 SYNC 事件的影响，并将按照配置继续正常输出操作。必须启用 VCO 后分频器时钟来进行同步，以确保它们驱动的分频器准确同步。然而，在 SYNC 期间，从复位 VCO 后分频器产生时钟的任何输出都将无效，即使未选择用于 SYNC 的通道分频器也是如此。未选择用于同步的 VCO 后分频器在 SYNC 期间不会停止运行，因此它们可以继续提供不需要同步的输出通道。具有 1 分频功能的输出分频器（分频器旁路模式）在 SYNC 事件期间不会被选通。