每个输出多路复用器之后有一个或多个输出分频器。OUT[0:1] 中的每个通道都有一个单独的 12 位通道分频器与可选的 20 位 SYSREF 分频器级联。OUT[2:3] 和 OUT[14:15] 中的每个通道都有一个单独的 12 位输出分频器。OUT[4:5]、OUT[6:7]、OUT[8:9]、OUT[10:11] 和 OUT[12:13] 通道均具有一个 12 位输出分频器与可选的 SYSREF 分频器级联。输出分频器用于从输出多路复用器选择的源生成最终时钟输出频率。

OUT0 或 OUT1 通道结合了 12 位输出通道分频器 (CD) 和 20 位 SYSREF 分频器，支持 1Hz (1PPS) 至 1250MHz 的输出频率。从 VCO 到输出，总分频值是 PLL 后分频器 (P)、输出通道分频器 (CD) 和 SYSREF 分频器 (SD) 值的乘积 (P × CD × SD)。

例如，在旁路掉 APLL3 后分频器的情况下，每个 12 位通道分频器 (CD) 支持 100kHz 至 1250MHz 的输出频率（或不超过所配置的输出驱动器类型支持的最大频率）。然后，可以级联 SYSREF 分频器 (SD) 来实现低至 1Hz (1PPS) 的更低时钟频率。

每个输出分频器均由用于时钟输出驱动器的同一 VDDO_x 电源供电。如果不使用输出分频器，可将其断电以实现省电。对于 OUT[2:3]、OUT[4:5]、OUT[6:7]、OUT[8:9]、OUT[10:11]、OUT[12:13] 或 OUT[14:15] 中的每个输出组，当两个输出驱动器都被禁用时，输出分频器自动断电。对于 OUT0 或 OUT1 通道，当输出驱动器被禁用时，输出分频器自动断电。