当 APLL 未在级联模式下使用时，XO 输入是分数 N APLL 的基准时钟。XO 输入决定了自由运行或保持模式下输出频率的精度和稳定性。

为了实现 DPLL 正确运行，XO 频率必须与 VCO 频率具有非整数关系，因此相应的 APLL N 分频器具有分数分频比。对于仅 APLL 模式，XO 频率与 VCO 频率可以具有整数或分数关系。

对于需要 DPLL 功能的应用（例如用于 eCPRI 的 SyncE 和 PTP/IEEE-1588），XO 输入可由 TCXO、OCXO 或外部可追溯时钟驱动，该时钟符合适用同步标准的频率精度和保持稳定性要求。13MHz、14.4MHz、19.2MHz、19.44MHz、24MHz、25MHz、27MHz、38.88MHz、48MHz、49.152MHz 和 54MHz 的 TCXO 和 OCXO 频率是常用且具有成本效益的选项，使 APLL3 能够在 VCBO 频率为 MHz 时以分数模式运行。

具有低频或高相位抖动/噪底的 XO/TCXO/OCXO 源不会影响 APLL3 输出抖动性能，因为 VCBO 决定了 12kHz 至 20MHz 积分带宽范围内的抖动和相位噪声。为了进一步优化近端相位噪声性能，可以为每个 APLL 启用用于增加 PFD 频率的 XO 倍频器。

XO 输入缓冲器具有可编程输入片上终端和交流耦合输入偏置配置，如图 7-8 所示。缓冲的 XO 路径还会驱动输入监控块。

图 7-8 XO 输入缓冲器

表 7-1 列出了常见时钟接口类型的典型 XO 输入缓冲器配置。