4 引脚配置和功能

图 4-1 LMK5C33216AS1 RGC 封装 64 引脚 VQFN 顶视图

表 4-1 LMK5C33216AS1 引脚功能

引脚		类型⁽¹⁾	说明
名称	编号	类型⁽¹⁾	说明
POWER
VDDO_0_1	1	P	OUT0 和 OUT1 的电源
VDD_APLL1_XO	8	P	XO 和 APLL1 的电源
VDDO_2_3	11	P	OUT2 和 OUT3 的电源
VDD_APLL2	23	P	APLL2 的电源
VDDO_4_TO_7	28	P	OUT4 至 OUT7 的电源
VDD_IN0	33	P	IN0 DPLL 基准的电源
VDD_IN1	37	P	IN1 DPLL 基准的电源
VDD_DIG	41	P	数字的电源
VDDO_14_15	44	P	OUT14 和 OUT15 的电源
VDD_APLL3	47	P	APLL3 的电源
VDDO_8_TO_13	55	P	OUT8 至 OUT13 的电源
DAP	不适用	G	地
核心块⁽²⁾
LF1	6	A	APLL1 的外部环路滤波器电容 (100nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
CAP_APLL1	7	A	APLL1 VCO 的 LDO 旁路电容器 (10µF)
LF2	19	A	APLL2 的外部环路滤波器电容 (100nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
CAP3_APLL2	20	A	APLL2 VCO 的内部辅助电源旁路电容器 (10µF)
CAP2_APLL2	21	A	APLL2 VCO 的内部辅助电源旁路电容器 (10µF)
CAP1_APLL2	22	A	APLL2 VCO 的 LDO 旁路电容器 (10µF)
CAP_DIG	40	A	数字内核逻辑的 LDO 旁路电容器 (100nF)
CAP_APLL3	48	A	APLL3 的内部辅助电源旁路电容器 (10µF)
LF3	49	A	APLL3 的外部环路滤波器电容 (470nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
输入块
XO	9	I	XO/TCXO/OCXO 输入引脚。请参阅振荡器输入 (XO) 来配置内部 XO 输入终端。
IN0_P	34	I	以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第一个输入。请参阅基准输入来配置内部基准输入终端。
IN0_N	35	I	以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第一个输入。请参阅基准输入来配置内部基准输入终端。
IN1_N	38	I	以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第二个输入。请参阅基准输入来配置内部基准输入终端。
IN1_P	39	I	以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第二个输入。请参阅基准输入来配置内部基准输入终端。
输出块
OUT0_P	2	O	时钟输出 0。来自所有 DPLL 基准、XO、所有 APLL 后分频器。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT0_N	3	O
OUT1_N	4	O	时钟输出 1。来自所有 DPLL 基准、XO、所有 APLL 后分频器。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT1_P	5	O
OUT2_P	12	O	时钟输出 2。来自 APLL1、APLL2 和 APLL3。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT2_N	13	O
OUT3_N	14	O	时钟输出 3。来自与 APLL1、APLL2 和 APLL3 的 OUT2 相同的输出多路复用器。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT3_P	15	O
OUT5_P	24	O	时钟输出 5。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT5_N	25	O
OUT4_N	26	O	时钟输出 4。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT4_P	27	O
OUT6_P	29	O	时钟输出 6。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT6_N	30	O
OUT7_N	31	O	时钟输出 7。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT7_P	32	O
OUT14_P	42	O	时钟输出 14。来自 APLL1、APLL2 和 APLL3。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT14_N	43	O
OUT15_N	45	O	时钟输出 15。来自 APLL1、APLL2 和 APLL3。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT15_P	46	O
OUT8_P	51	O	时钟输出 8。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT8_N	52	O
OUT9_N	53	O	时钟输出 9。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT9_P	54	O
OUT10_P	56	O	时钟输出 10。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT10_N	57	O
OUT11_N	58	O	时钟输出 11。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT11_P	59	O
OUT12_P	60	O	时钟输出 12。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT12_N	61	O
OUT13_N	62	O	时钟输出 13。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT13_P	63	O
逻辑控制/状态
GPIO2⁽³⁾	10	I/O、S	POR：ROM 页选择正常运行：GPIO 输入或输出
SDIO⁽⁴⁾	16	I/O	SPI 输入或 I²C 数据 (SDA)
SCK⁽⁴⁾	17	I	SPI 或 I²C 时钟 (SCL)
SCS_ADD⁽³⁾	18	I，S	SPI 片选（两态）或 POR：I²C 地址选择，LSB（三态）
PD#	36	I	器件断电（低电平有效），内部 200kΩ 上拉电阻连接至 V_CC
GPIO0⁽³⁾	50	I/O、S	POR：ROM 页选择正常运行：GPIO 输入或输出（请参阅说明）
GPIO1⁽³⁾	64	I/O、S	POR：I²C 或 SPI 选择正常运行：GPIO 输入或输出（请参阅说明）

(1) P = 电源，G = 接地，I = 输入、O = 输出，I/O = 输入或输出，A = 模拟，S = 配置。

(2) 不要对内核引脚应用外部激励。这些对性能有严格要求的引脚并非设计用于满足正常闩锁测试合规性水平。为了获得出色滤波性能，电容器应靠近 IC 放置。

(3) 当电源斜坡期间或 PD# 为低电平时启用 3 电平模式时：555kΩ 内部分压器连接至 V_CC，201kΩ 内部分压器连接至 GND。当启用 2 电平输入模式时：内部 408kΩ 下拉电阻连接至 GND。

(4) 670kΩ 上拉电阻连接至内部 2.6V LDO。