OUT0 和 OUT1 还支持每个 P 和 N 输出对具有两个 1.8V 或 2.65V LVCMOS 驱动器。每个 LVCMOS 输出均可配置为正常极性、反极性，或者禁用为高阻态或静态低电平。LVCMOS 输出高电平 (V_OH) 由轨至轨 LVCMOS 输出电压摆幅的内部可编程 LDO 稳压器电压 1.8V 或 2.65V 决定。

对于没有严格相位噪声或抖动要求的 ASIC 或处理器时钟，建议使用 LVCMOS 模式。LVCMOS 输出时钟是具有大电压摆幅的非平衡信号，因此该时钟可能是强大的干扰源，并会将噪声耦合到其他抖动敏感型差分输出时钟上。如果需要来自某个输出对的 LVCMOS 时钟，请将这个输出对配置为两个输出均已启用但极性相反（+/– 或 –/+），并将未使用的输出悬空而不连接任何布线。