ZHCSUD9 January   2024 LMK5C33216AS1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议工作条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序图
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 差分电压测量术语
    2. 6.2 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 运行模式
        2. 7.2.2.2 级联 DPLL 运行模式
        3. 7.2.2.3 APLL 与 DPLL 级联
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO)
      2. 7.3.2  基准输入
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及相位抵消的无中断切换
        2. 7.3.5.2 涉及相位转换控制的无中断切换
        3. 7.3.5.3 涉及 1PPS 输入的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 频率监控
          3. 7.3.7.2.3 漏脉冲监控器（后期检测）
          4. 7.3.7.2.4 矮脉冲监控器（早期检测）
          5. 7.3.7.2.5 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
          1. 7.3.8.1.1 APLL 相位检测器频率
          2. 7.3.8.1.2 APLL VCO 频率
          3. 7.3.8.1.3 DPLL TDC 频率
          4. 7.3.8.1.4 DPLL VCO 频率
          5. 7.3.8.1.5 时钟输出频率
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2、APLL3)
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 具有 SDM 的 APLL N 分频器
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2、LF3）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2、VCO3）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 SYSREF/1PPS
      13. 7.3.13 输出延迟
      14. 7.3.14 时钟输出 (OUTx_P/N)
        1. 7.3.14.1 差分输出
        2. 7.3.14.2 LVCMOS 输出
        3. 7.3.14.3 SYSREF/1PPS 输出复制
        4. 7.3.14.4 LOL 期间输出自动静音
      15. 7.3.15 无毛刺输出时钟启动
      16. 7.3.16 时钟输出连接和端接
      17. 7.3.17 输出同步 (SYNC)
      18. 7.3.18 零延迟模式 (ZDM)
      19. 7.3.19 历时计数器 (TEC)
        1. 7.3.19.1 配置 TEC 功能
        2. 7.3.19.2 SPI 作为触发源
        3. 7.3.19.3 GPIO 引脚作为 TEC 触发源
          1. 7.3.19.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 7.3.19.4 TEC 时序
        5. 7.3.19.5 其他 TEC 行为
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 ROM 选择
        2. 7.4.1.2 EEPROM 覆盖层
      2. 7.4.2 DPLL 运行状态
        1. 7.4.2.1 自由运行
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 DPLL 被锁定
        4. 7.4.2.4 保持
      3. 7.4.3 PLL 启动序列
      4. 7.4.4 数控振荡器 (DCO) 频率和相位调整
        1. 7.4.4.1 DPLL DCO 控制
          1. 7.4.4.1.1 DPLL DCO 相对调整频率步长
          2. 7.4.4.1.2 APLL DCO 频率步长
      5. 7.4.5 APLL 频率控制
      6. 7.4.6 DPLL 可编程相位延迟
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行接口
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行接口
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射生成
      5. 7.5.5 通用寄存器编程序列
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 断电 (PD#) 引脚
      3. 8.1.3 通过自举引脚进行启动
      4. 8.1.4 引脚状态
      5. 8.1.5 ROM 和 EEPROM
      6. 8.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.6.1 上电复位 (POR) 电路
        2. 8.1.6.2 从单电源轨上电
        3. 8.1.6.3 从双电源轨上电
        4. 8.1.6.4 非单调或缓慢上电电源斜坡
      7. 8.1.7 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
        1. 9.1.1.1 时钟树架构编程软件
        2. 9.1.1.2 米6体育平台手机版_好二三四 (TI) 时钟和合成器 (TICS) Pro 软件
        3. 9.1.1.3 PLLatinum™ 仿真工具
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.5 电气特性

在建议运行条件下测得（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电流消耗特性
IDD_TOT 指定配置下的总电流消耗 OUT0 至 OUT15 为 245.76MHz，LVDS/HSDS 400mV，APLL3 后分频器 = 5，通道分频器 = 2，禁用 DPLL1/2 和 APLL1/2 950 1040 mA
OUT0 至 OUT15 为 245.76MHz，HSDS 800mV，APLL3 后分频器 = 5，通道分频器 = 2，禁用 DPLL1/2 和 APLL1/2 1090 1200 mA
OUT0 至 OUT3、OUT14 和 OUT15 (APLL1) 为 100MHz，OUT4 至 OUT7 (APLL2) 为 312.5MHz，OUT8 至 OUT13 (APLL3) 为 491.52MHz，HSDS 800mV，禁用 DPLL1/2/3 1205 1315 mA
IDD-XO XO 输入电流消耗 XO 3.5 mA
IDD-XO2X 每个 XO 倍频器的电流消耗 XO 倍频器(1) 0.3 mA
IDD-INX 每个 DPLL 基准输入块的内核电流消耗 IN0 3.6 mA
IN1 3.1 mA
IDD-DPLL 每个 DPLL 的电流消耗 DPLL(2) 55 mA
IDD-APLL1 APLL1 电流消耗 APLL1  90 mA
IDD-APLL2 APLL2 电流消耗 APLL2  160 mA
IDD-APLL3 APLL3 电流消耗 APLL3  120 mA
IDD-ANA 模拟偏置电流消耗 VDD_APLL1_XO 电源引脚的模拟电路。器件启用时始终开启。 42 mA
IDD-DIG 数字控制电流消耗 VDD_DIG 电源引脚的数字控制电路。器件启用时始终开启。 34 mA
IDDO-CHDIV 每个通道分频器块的电流消耗 12 位通道分频器 20 mA
IDDO-1PPSDIV 每个 1PPS/SYSREF 分频器块的电流消耗 20 位 1PPS/SYSREF 分频器 12 mA
IDDO-DELAY 每个 1PPS/SYSREF 模拟延迟块的电流消耗 启用模拟延迟功能 10 mA
IDDO-HSDS 每个输出驱动器的 HSDS 电流消耗 HSDS 缓冲器（VCM 电平 = s1，Iout = 4mA，100Ω 终端）  19 mA
HSDS 缓冲器（VCM 电平 = s1，Iout = 7mA，100Ω 终端） 22 mA
HSDS 缓冲器（VCM 电平 = s1，Iout = 10mA，100Ω 终端） 25 mA
IDDO-HCSL 每个输出驱动器的 HCSL 电流消耗 HCSL 输出（每侧 50Ω 终端） 30.5 mA
IDD_PD 断电电流消耗 器件断电，PD# = 低电平 90 110 mA
基准输入特性 (INx)
fIN INx 频率范围 单端输入 0.5E–6 200 MHz
差分输入 5 800
VIH 单端输入高电压 直流耦合输入模式 (3) 1.2 VDD + 0.3 V
VIL 单端输入低电平 0.5 V
VIN-SE-PP 单端输入电压摆幅 交流耦合输入模式 (4) 0.4 2 Vpp
VIN-DIFF-PP 差分输入电压摆幅 交流或直流耦合输入 (5) 0.4 2 Vpp
VICM 输入共模 直流耦合差分输入 (6) 0.1 2 V
dV/dt 输入压摆率 单端输入 0.2 0.5 V/ns
差分输入 0.2 0.5 V/ns
IDC 输入时钟占空比 非 1PPS 信号 40 60 %
tPULSE-1PPS 输入的 1PPS 脉冲宽度 1PPS 或脉冲信号 100 ns
IIN-DC 直流输入漏电流 单引脚 INx_P 或 INx_N，禁用 50Ω 和 100Ω 内部终端，启用或禁用交流耦合模式 -350 350 µA
CIN 输入电容 单端，每个引脚 2 pF
XO/TCXO 输入特性 (XO)
fCLK XO 输入频率范围 (7) 10 156.25 MHz
VIH LVCMOS 输入高电压 直流耦合输入模式 (8) 1.4 VDD + 0.3 V
VIL LVCMOS 输入低电压 0.8 V
VIN-SE 单端输入电压摆幅 交流耦合输入模式 (9) 0.4 VDD + 0.3 Vpp
dV/dt 输入压摆率 0.2 0.5 V/ns
IDC 输入占空比 40 60 %
IIN-DC 直流输入漏电流 单引脚 XO_P，禁用 50Ω 和 100Ω 内部终端 -350 350 µA
CIN 每个引脚上的输入电容 1 pF
CEXT 外部交流耦合电容 10 nF
APLL/VCO 特性
fPFD PFD 频率范围 APLL3 分数反馈分频器 110 MHz
APLL1、APLL2 分数反馈分频器 125 MHz
fVCO1 VCO1 频率范围 4800 5350 MHz
fVCO2 VCO2 频率范围 5595 5950 MHz
fVCO3 VCO3 频率范围 2433 2457.6 2482.2 MHz
tAPLL1-LOCK APLL1 锁定时间 软/硬复位与稳定 APLL1 输出之间的时间。 20 35 ms
tAPLL2-LOCK APLL2 锁定时间 软/硬复位与稳定 APLL2 输出之间的时间。 350 460 ms
tAPLL3-LOCK APLL3 锁定时间 软或硬复位与稳定 APLL3 输出之间的时间。 12.5 13 ms
HSDS 输出特性 (OUTx)
fOUT 输出频率范围 1E–6 1250 MHz
VOUT-DIFF 差分输出摆幅 2×VOD-HSDS mVpp
VOD-HSDS HSDS 输出电压摆幅 fout < 100MHz，Iout = 4mA  350 400 440 mV
fout < 100MHz，Iout = 7mA 625 700 750 mV
fout < 100MHz，Iout = 10mA 900 975 1050 mV
100MHz ≤ fout ≤ 325MHz，Iout = 4mA 335 400 445 mV
100MHz ≤ fout ≤ 325MHz，Iout = 5mA 425 500 575 mV
100MHz ≤ fout ≤ 325MHz，Iout = 6mA 510 600 690 mV
100MHz ≤ fout ≤ 325MHz，Iout = 7mA 595 700 805 mV
100MHz ≤ fout ≤ 325MHz，Iout = 8mA 680 800 920 mV
100MHz ≤ fout ≤ 325MHz，Iout = 9mA 765 900 1035 mV
100MHz ≤ fout ≤ 325MHz，Iout = 10mA 850 1000 1150 mV
325MHz < fout ≤ 800MHz，Iout = 4mA 300 350 400 mV
325MHz < fout ≤ 800MHz，Iout = 7mA 580 640 700 mV
325MHz < fout ≤ 800MHz，Iout = 10mA 800 865 940 mV
800MHz < fout ≤ 1250MHz，Iout = 4mA 235 320 400 mV
800MHz < fout ≤ 1250MHz，Iout = 7mA 480 625 740 mV
800MHz < fout ≤ 1250MHz，Iout = 10mA 600 800 1000 mV
VOH 输出电压高电平 VOL + VOD mVpp
VOL 输出电压低电平 VCM 电平 = s1 50 150 250 mV
VCM 电平 = s2+3 300 470 720 mV
VCM 输出共模电压 VCM 电平 = s1 或 s2+3 VOL + VOD/2 V
VCM 电平 = s2，Iout = 4mA 0.6 0.7 0.8 V
VCM 电平 = s3，Iout = 4mA 1.125 1.25 1.375 V
tSKEW 输出偏斜 (12) 相同的 APLL，相同的后分频器和通道分频器值，相同的组 50 ps
相同的 APLL，相同的后分频器和通道分频器值，组之间 80 ps
tR/tF 上升/下降时间 fOUT < 100MHz，20% 至 80%，OUT_x_CAP_EN = 0，CL = 2pF 200 250 350 ps
100MHz ≤ fOUT ≤ 325MHz，20% 至 80%，Iout ≥ 8mA，OUT_x_CAP_EN = 0，CL = 2pF 165 225 260 ps
100MHz ≤ fOUT ≤ 325MHz，20% 至 80%，OUT_x_CAP_EN = 0，CL = 2pF 175 230 300 ps
325MHz < fOUT ≤ 800MHz，20% 至 80%，OUT_x_CAP_EN = 0，CL = 2pF 150 215 285 ps
800MHz < fOUT ≤ 1250MHz，20% 至 80%，OUT_x_CAP_EN = 0，CL = 2pF 120 205 250 ps
ODC 输出占空比 48 52 %
HCSL 输出特性 (OUTx)
fOUT 输出频率范围 HSCL 输出模式 25 100 650 MHz
VOL 输出电压低电平 -150 0 150 mV
VOH 输出电压高电平 600 750 900 mV
VMIN 输出电压最小值 包括下冲 –300 0 150 mV
VMAX 输出电压最大值 包括过冲 600 750 1150 mV
dV/dt 差分输出压摆率 中心点附近 ±150mV，OUT_x_CAP_EN = 1，CL = 2pF 2 4 V/ns
dV/dt 差分输出压摆率 中心点附近 ±150mV，OUT_x_CAP_EN = 0，CL = 2pF 3 5 V/ns
tSKEW 输出偏斜 (12) 相同的 APLL，相同的后分频器和通道分频器值，相同的组 50 ps
相同的 APLL，相同的后分频器和通道分频器值，组之间 80 ps
VCROSS 绝对电压交叉点 fOUT = 100 MHz 300 500 mV
ΔVCROSS 电压交叉点变化 fOUT = 100 MHz 75 mV
ODC 输出占空比 45 55 %
1.8V LVCMOS 输出特性 (OUT0/1)
fOUT 输出频率范围 1E–6 200 MHz
VOH 输出高电压 IOH = -2mA 1.5 V
VOL 输出低电压 IOL = 2mA 0.2 V
tR/tF 输出上升/下降时间 20%至80% 150 ps
tSK 输出到输出偏斜 OUT0_P、OUT0_N、OUT1_P、OUT1_N 具有相同的极性，相同的 APLL 后分频器和输出分频器值。相同的极性和输出类型 (LVCMOS) 60 ps
相同的 APLL，相同的后分频器和输出分频器值。LVCMOS 和差分输出之间的偏斜 0.7 1 1.3 ns
ODC 输出占空比 45 55 %
R输出 输出阻抗 54 64 75 Ω
2.65V LVCMOS 输出特性 (OUT0/1)
fOUT 输出频率范围 1E–6 200 MHz
VOH 输出高电压 IOH = -2mA 2.3 V
VOL 输出低电压 IOL = 2mA 0.2 V
tR/tF 输出上升/下降时间 20%至80% 150 ps
tSK 输出到输出偏斜 OUT_P、OUT0_N、OUT1_P、OUT1_N 具有相同的极性，相同的 APLL 后分频器和输出分频器值。相同的极性和输出类型 (LVCMOS) 60 ps
相同的 APLL，相同的后分频器和输出分频器值。LVCMOS 和差分输出之间的偏斜 0.7 1.0 1.3 ns
PNFLOOR 输出相位噪底
(fOFFSET > 10MHz)		 25MHz -155 dBc/Hz
ODC 输出占空比 45 55 %
R输出 输出阻抗 40 50 65 Ω
3.3V LVCMOS GPIO 时钟输出特性 (GPIO0/1/2)
fOUT 最大输出频率 GPIO1、GPIO2  25 MHz
VOH 输出高电压 IOH = 2 mA 2.4 V
VOL 输出低电压 IOL = 2mA 0.4 V
IIH 输入高电流 VIN = VDD 100 µA
IIL 输出低电平电流 VIN = 0V -100 µA
tR/tF 输出上升/下降时间 20% 至 80%，1kΩ 至 GND 0.5 1.3 2.6 ns
tSK 输出到输出偏斜 相对于 OUT0_P、OUT0_N、OUT1_P、OUT1_N CMOS 输出的 GPIO1、GPIO2 输出偏斜。GPIOx_SEL = 115
fout = 100kHz		 7.5 11 ns
ODC 输出占空比 45 55 %
R输出 输出阻抗 35 42 50 Ω
PLL 输出时钟噪声特性
RJAPLL3 APLL3 输出的 12kHz 至 20MHz 积分 RMS 抖动 XO = 48MHz，fout = 1222.8MHz，后分频器 P1APLL3 = 2，HSDS 输出 VOD ≥ 800mV  45 fs
XO = 48MHz，fout = 614.4MHz，后分频器 P1APLL3 = 4，HSDS 输出 VOD ≥ 800mV 35 50 fs
XO = 48MHz，fout = 491.52MHz，后分频器 P1APLL3 = 5，HSDS 输出 VOD ≥ 800mV  40 57 fs
XO = 48MHz，fout = 245.76MHz，后分频器 P1APLL3 = 10，HSDS 输出 VOD ≥ 800mV 45 64 fs
XO = 48MHz，fout = 245.76MHz，旁路掉后分频器 P1APLL3 = 1，HSDS 输出 VOD ≥ 800mV (10) 50 62 fs
XO = 48MHz，fout = 122.88MHz，旁路掉后分频器 P1APLL3 = 1，HSDS 输出 VOD ≥ 800mV (10) 55 86 fs
XO = 48MHz，fout = 245.76MHz，HSDS 输出，所有 VOD 电平 50 80 fs
XO = 48MHz，fout = 122.88MHz，HSDS 输出，所有 VOD 电平，不包括 OUT14 和 OUT15(17) 60 90 fs
RJAPLL3 APLL3 输出的 12kHz 至 20MHz 积分 RMS 抖动 XO = 48MHz，fout = 122.88MHz，HSDS 输出，所有 VOD 电平，仅限 OUT14 和 OUT15 80 119 fs
RJAPLL2 APLL2 输出的 12kHz 至 20MHz 积分 RMS 抖动 XO = 48MHz，APLL2 的 fout = 153.6MHz (VCO2 = 5836.8MHz)、155.52MHz (VCO2 = 5598.72MHz)、174.703084MHz (VCO2 = 5765.2MHz) 或 184.32MHz (VCO2 = 5898.24MHz)。
HSDS 输出，OUT4、OUT5、OUT6 和 OUT7 或 OUT2 和 OUT3 的 VOD ≥ 800mV。在所有其他输出组中，APLL3 输出为 156.25MHz。		 110 150 fs
XO = 48MHz，fout = 161.1328125MHz 或 322.265625MHz (VCO2 = 5800.78125MHz)，或 APLL2 的 212.5MHz (VCO2 = 5950MHz)。
HSDS 输出，OUT4、OUT5、OUT6 和 OUT7 的 VOD ≥ 800mV。在所有其他输出组中，APLL3 输出为 156.25MHz。		 110 150 fs
XO = 48MHz，fout = 156.25MHz 或 125MHz (VCO2 = 5625MHz)，或 APLL2 的 100MHz (VCO2 = 5600MHz)。HSDS 输出，OUT4、OUT5、OUT6 和 OUT7 或 OUT2 和 OUT3 的 VOD ≥ 800mV。在所有其他输出组中，APLL3 输出为 156.25MHz。 110 150 fs
RJAPLL1 APLL1 输出的 12kHz 至 20MHz 积分 RMS 抖动 XO = 48MHz，fout ≥ 100MHz，HSDS 输出缓冲器 VOD ≥ 800mV 200 300 fs
PSNRVDDO_0_1 电源噪声抑制 VDD_0_1 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -105 dBc
PSNRVDDO_2_3 电源噪声抑制 VDD_2_3 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -105 dBc
PSNRVDDO_4_7 电源噪声抑制 VDDO_4_7 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -110 dBc
PSNRVDDO_8_13 电源噪声抑制 VDDO_8_13 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -110 dBc
PSNRVDDO_14_15 电源噪声抑制 VDDO_14_15 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -110 dBc
PSNRVDD_APLL1_XO 电源噪声抑制 VDD_APLL1_XO Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -100 dBc
PSNRVDD_APLL2 电源噪声抑制 VDD_APLL2 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -105 dBc
PSNRVDD_APLL3 电源噪声抑制 VDD_APLL3 Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -105 dBc
PSNRVDD_DIG 电源噪声抑制 VDD_DIG Vcc = 3.3V，VN = 50mVpp，HSDS、LVDS 或 LVPECL 输出。(12) -120 dBc
PCIe 抖动特性
JPCIE-Gen1-CC PCIe 第 1 代 (2.5GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 0.8 5 ps p-p
JPCIE-Gen2-CC PCIe 第 2 代 (5.0GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 85 250 fs RMS
JPCIe-Gen3-CC PCIe 第 3 代 (8GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 25 100 fs RMS
JPCIe-Gen4-CC PCIe 第 4 代 (16GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 25 100 fs RMS
JPCIe-Gen5-CC PCIe 第 5 代 (64GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 9 50 fs RMS
JPCIe-Gen6-CC PCIe 第 6 代 (32GT/s) 通用时钟抖动 APLL3、APLL2 或 APLL1 输出，3 倍噪声折叠 6 40 fs RMS
DPLL 特性
fTDC DPLL3/DPLL2/DPLL1 的 TDC 速率范围 1E–6 26 MHz
dφ/dt 切换期间的相位转换 可编程范围 695 ns/s
DPLL-BW DPLL 环路带宽 可编程环路带宽(16) 1E–3 4000 Hz
JPK DPLL 闭环抖动峰值 0.1 dB
JTOL 抖动容差 符合 G.8262 选项 1 和 2 标准。抖动调制 = 10Hz，25.78152Gbps 线路速率 6455 UI p-p
DCO 特性
fDCO-DPLL DPLL DCO 频率调谐范围 DPLL3、DPLL2、DPLL1 -200 200 ppm
fDCO-APLL DCO 频率调谐范围 APLL3 处于保持状态或仅 APLL 运行状态。 -200 200 ppm
APLL2、APLL1 处于保持状态或仅 APLL 运行状态。 -1000 1000 ppm
零延迟模式 (ZDM) 特性
fOUT-ZDM 启用 ZDM 时的输出频率范围 DPLL3：OUT0 或 OUT10 1E–6 1250 MHz
DPLL2：OUT0 或 OUT4 1E–6 700 MHz
DPLL1：OUT0 1E–6 1250 MHz
tDLY-ZDM 启用 ZDM 时的输入至输出传播延迟 OUT0，fIN ≤ fTDC_MAX，fOUT ≤ fTDC_MAX，DPLLx_PH_OFFSET = 172500 150 ps
tDLY-VAR-ZDM 启用 ZDM 时的输入至输出传播延迟变化 OUT0，fIN ≤ fTDC_MAX，fOUT ≤ fTDC_MAX，DPLLx_PH_OFFSET = 0 65 ±ps
1PPS 基准特性
tDPLL_FL 采用 1PPS 基准时的 DPLL 频锁时间 XO = 48MHz，初始误差 = ±25ppb，-180° ≤ Θ ≤ 180°。DPLL LBW = 10mHz，频锁 Δfout ≤ ±4.6ppm 5 6 s
tDPLL_PL 采用 1PPS 基准时的 DPLL 相锁时间 XO = 48MHz，初始误差 = ±25ppb，-180° ≤ Θ ≤ 180°。DPLL LBW = 10mHz，DPLL LBW = 10mHz，相锁 ≤ ±100ns 34 38 s
无中断切换特性
tHIT 切换期间的相位瞬变 INx = 1Hz，INy = 1Hz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 10mHz。 4 ±ps
INx = 8kHz，INy = 8kHz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 1Hz 19 ±ps
Nx = 25MHz，INy = 25MHz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 1Hz 1.8 ±ps
fHIT 切换期间的频率瞬变 INx = 1Hz，INy = 1Hz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 10mHz 0.85 ±ppb
INx = 8kHz，INy = 8kHz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 1Hz 0.45 ±ppb
INx = 25MHz，INy = 25MHz，已锁频。INx 和 INy 相对相位偏移 -180° ≤ Θ ≤ 180°。DPLL LBW = 1Hz 0.63 ±ppb
可编程输出延迟特性
tANA-DLY 模拟延迟步长 (13) APLL3 = 2457.6MHz，VCO 后分频器 = 2，0.5 倍范围标度，1Hz ≤ OUTx ≤ 122.88MHz，ANA_DELAY_LINEARITY_CODE = 2 13.13 ps
APLL3 = 2457.6MHz，VCO 后分频器 = 1，2 倍范围标度，1Hz ≤ OUTx ≤ 122.88MHz，ANA_DELAY_LINEARITY_CODE = 5 26.25 ps
APLL2 = 5625.0MHz，VCO 后分频器 = 3，1 倍范围标度，1Hz ≤ OUTx ≤ 156.25MHz，ANA_DELAY_LINEARITY_CODE = 3 17.2 ps
APLL2 = 5625.0MHz，VCO 后分频器 = 4，1 倍范围标度，1Hz ≤ OUTx ≤ 156.25MHz，ANA_DELAY_LINEARITY_CODE = 4 22.9 ps
tANA-DLY-ERR 模拟延迟步长误差 APLL3 = 2457.6MHz，VCO 后分频器 = 2，0.5 倍范围标度，1Hz ≤ OUTx ≤ 122.88MHz，ANA_DELAY_LINEARITY_CODE = 2 -6.56 6.56 ps
APLL3 = 2457.6MHz，VCO 后分频器 = 1，2 倍范围标度，1Hz ≤ OUTx ≤ 122.88MHz，ANA_DELAY_LINEARITY_CODE = 5 -13.13 13.13 ps
APLL2 = 5625.0MHz，VCO 后分频器 = 3，1 倍范围标度，1Hz ≤ OUTx ≤ 156.25MHz，ANA_DELAY_LINEARITY_CODE = 3 -8.6 8.6 ps
APLL2 = 5625.0MHz，VCO 后分频器 = 4，1 倍范围标度，1Hz ≤ OUTx ≤ 156.25MHz，ANA_DELAY_LINEARITY_CODE = 4 -11.45 11.45 ps
tANA-DLY-RANGE 模拟延迟范围 31 × tANA-DLY ps
tANA-DLY-ACC 模拟延迟精度 在模拟延迟范围内任何设置 N = 0 至 31 的模拟延迟绝对精度。ANA_DELAY_LINEARITY_CODE = 3、4、5 时，实际值相对于预期值 N × tANA-DLY-STEP 的最坏情况误差 -25 25 ps
tANA-DLY-LIN 模拟延迟线性度 (14) ANA_DELAY_LINEARITY_CODE = 2 333 450 ps
ANA_DELAY_LINEARITY_CODE = 3 450 600 ps
ANA_DELAY_LINEARITY_CODE = 4 600 750 ps
ANA_DELAY_LINEARITY_CODE = 5 750 1050 ps
3 电平逻辑输入特性（GPIO0、GPIO1、GPIO2、SCS_ADD）
VIH 输入高电压 1.4 V
VIM 输入中电压 0.6 0.95 V
VIM 输入中电压自偏置 输入悬空、使用内部辅助电源且 PD# 下拉至低电平 0.7 0.9 V
RIM-PD 用于中电平自偏置的内部下拉电阻 (15) 145 163 180 kΩ
RIM-PU 用于中电平自偏置的内部上拉电阻 (15) 470 526 580 kΩ
VIL 输入低电压 0.4 V
IIH 输入高电流 VIH = VDD -40 40 µA
IIL 输入低电流 VIL = GND -40 40 µA
CIN 输入电容 2 pF
2 电平逻辑输入特性（PD#、SCK、SDIO、SCS_ADD；上电后的 GPIO0、GPIO1 和 GPIO2）
VIH 输入高电压 1.2 V
VIL 输入低电压 0.4 V
IIH 输入高电流 VIH = VDD，PD# 除外 -40 40 µA
IIL 输入低电流 VIL = GND，PD# 除外 -40 40 µA
IIH 输入高电流 VIH = VDD，PD# 带内部 200kΩ 上拉电阻 -57 24 µA
IIL 输入低电流 VIL = GND，PD# 带内部 200kΩ 上拉电阻 -57 24 µA
tWIDTH 用于 GPIO SYNC、SYSREF 请求、TEC 触发器、DPLL 输入选择、FDEV 触发器和 FDEV_dir 的输入脉冲宽度 单调边沿 200 ns
CIN 输入电容 2 pF
逻辑输出特性（GPIO0、GPIO1、GPIO2、SDIO）
VOH 输出高电压 IOH = 1mA 2.4 V
VOL 输出低电压 IOL = 1 mA 0.4 V
tR/tF 输出上升/下降时间 20% 至 80%，LVCMOS 模式，1kΩ 至 GND 500 ps
开漏输出（GPIO0、GPIO1、GPIO2、SDA）
VOL 输出低电平 IOL = 3mA 0.3 V
IOL = 6mA 0.6 V
IOH 输出泄漏电流 -15 15 µA
SPI 时序要求（SDIO、SCK、SCS_ADD）
fSCK SPI 时钟频率 20 MHz
SPI 时钟速率；在 SRAM 读取和写入操作期间 5 10 MHz
t1 SCS 至 SCK 设置时间（开始通信周期） 10 ns
t2 SDI 至 SCK 设置时间 10 ns
t3 SDI 至 SCK 保持时间 10 ns
t4 SCK 高电平时间 25 ns
t5 SCK 低电平时间 25 ns
t6 SCK 至 SDO 有效读回数据 20 ns
t7 SCS 脉冲宽度 20 ns
t8 SCK 至 SCS 设置时间（结束通信周期） 10 ns
I2C 时序要求（SDA、SCL）
VIH 输入高电压 1.2 V
VIL 输入低电压 0.5 V
IIH 输入泄漏 -15 15 µA
CIN 输入电容 2 pF
VOL 输出低电压 IOL = 3mA 0.3 V
VOL 输出低电压 IOL = 6mA 0.6 V
fSCL I2C 时钟速率 标准 100 kHz
快速模式 400
tSU(START) 启动条件设置时间 在 SDA 为低电平之前 SCL 为高电平 0.6 µs
tH(START) 启动条件保持时间 在 SDA 为低电平之后 SCL 为低电平 0.6 µs
tW(SCLH) SCL 脉冲宽度高电平 0.6 µs
tW(SCLL) SCL 脉冲宽度低电平 1.3 µs
tSU(SDA) SDA 设置时间 100 ns
tH(SDA) SDA 保持时间 在 SCL 为低电平之后 SDA 有效 0 0.9 µs
tR(IN) SDA/SCL 输入上升时间 300 ns
tF(IN) SDA/SCL 输入下降时间 300 ns
tF(OUT) SDA 输出下降时间 CBUS ≤ 400pF 300 ns
tSU(STOP) 停止条件设置时间 0.6 µs
tBUS STOP 和 START 之间的总线空闲时间 1.3 µs
tVD-DAT 数据有效时间 0.9 µs
tVD-ACK 数据有效确认时间 0.9 µs
EEPROM 特性
nEE-CYC EEPROM 编程周期 100 周期
tSRAM-R/W EEPROM SRAM 字节间读取/写入延时时间 0 ms
(1) 这是一个 XO 倍频器的电流消耗。三个 XO 倍频器中的每一个具有相同的电流消耗。
(2) 这是一个 DPLL 的电流消耗。三个 DPLL 中的每一个具有相同的电流消耗。
(3) REFx_ITYPE = 8 或 12。
(4) REFx_ITYPE = 1、3 或 5，非驱动输入直接连接到 GND、电容器连接到 GND 或 50Ω 连接到 GND。
(5) REFx_ITYPE = 1、3 或 5。
(6) 共模电压和直流耦合不同输入电压的组合不得超过绝对最大额定值。
(7) 当 XO 输入频率大于 APLL 相位检测器支持的最大比较频率时，APLL R 分频器必须设置为 2 分频最小值。
(8) 寄存器 XO_ITYPE = 8 或 12。
(9) 寄存器 XO_ITYPE = 1、3 或 5
(10) 通过设置 P1APLL3 = 1 将 APLL3 后分频器旁路掉。OUT0 至 OUT15 源自通道分频器。
(11) PSNR 是在幅度为 VN 且频率介于 100kHz 和 10MHz 之间的正弦噪声以 1.0µF 去耦电容注入 VDD 和 VDDO 引脚时测得的单边带杂散电平（以 dBc 为单位）。 
(12) 输出分频器同步。通过上电或 SYNC_SW 实现 SYNC 状态。
(13) 典型的模拟延迟步长基于 APLL 后分频器输出周期除以 31、乘以模拟延迟范围标度值 0.5、1 或 2。
(14) 通常根据模拟延迟范围周期 tANA-DLY-RANGE 来选择模拟延迟线性度。
(15) 内部上拉电阻的变化将跟随下拉电阻的变化以保持一致的中压自偏置比。
(16) DPLL 环路带宽必须小于 TDC 频率的 1/100 且小于 APLL 环路带宽的 1/10。
(17) CAP_DIG 引脚附近只有一个 10uF 的电容器，而 VDD_DIG 引脚具有一个 0.1uF 的电源滤波器 → 220Ω 铁氧体磁珠 → 0.1uF → 引脚。
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