ZHCSNI1 December   2023 LMK5C33414A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序图
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 差分电压测量术语
    2. 6.2 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 运行模式
        2. 7.2.2.2 级联 DPLL 运行模式
        3. 7.2.2.3 APLL 与 DPLL 级联
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO)
      2. 7.3.2  基准输入
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及相位抵消的无中断切换
        2. 7.3.5.2 涉及相位转换控制的无中断切换
        3. 7.3.5.3 涉及 1PPS 输入的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 频率监控
          3. 7.3.7.2.3 漏脉冲监控器（后期检测）
          4. 7.3.7.2.4 矮脉冲监控器（早期检测）
          5. 7.3.7.2.5 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
          1. 7.3.8.1.1 APLL 相位检测器频率
          2. 7.3.8.1.2 APLL VCO 频率
          3. 7.3.8.1.3 DPLL TDC 频率
          4. 7.3.8.1.4 DPLL VCO 频率
          5. 7.3.8.1.5 时钟输出频率
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2、APLL3)
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 具有 SDM 的 APLL N 分频器
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2、LF3）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2、VCO3）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 SYSREF/1PPS
      13. 7.3.13 输出延迟
      14. 7.3.14 时钟输出 (OUTx_P/N)
        1. 7.3.14.1 差分输出
        2. 7.3.14.2 LVCMOS 输出
        3. 7.3.14.3 SYSREF/1PPS 输出复制
        4. 7.3.14.4 LOL 期间输出自动静音
      15. 7.3.15 无毛刺输出时钟启动
      16. 7.3.16 时钟输出连接和端接
      17. 7.3.17 输出同步 (SYNC)
      18. 7.3.18 零延迟模式 (ZDM)
      19. 7.3.19 历时计数器 (TEC)
        1. 7.3.19.1 配置 TEC 功能
        2. 7.3.19.2 SPI 作为触发源
        3. 7.3.19.3 GPIO 引脚作为 TEC 触发源
          1. 7.3.19.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 7.3.19.4 TEC 时序
        5. 7.3.19.5 其他 TEC 行为
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 ROM 选择
        2. 7.4.1.2 EEPROM 覆盖层
      2. 7.4.2 DPLL 运行状态
        1. 7.4.2.1 自由运行
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 DPLL 被锁定
        4. 7.4.2.4 保持
      3. 7.4.3 PLL 启动序列
      4. 7.4.4 数控振荡器 (DCO) 频率和相位调整
        1. 7.4.4.1 DPLL DCO 控制
          1. 7.4.4.1.1 DPLL DCO 相对调整频率步长
          2. 7.4.4.1.2 APLL DCO 频率步长
      5. 7.4.5 APLL 频率控制
      6. 7.4.6 DPLL 可编程相位延迟
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行接口
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行接口
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射生成
      5. 7.5.5 通用寄存器编程序列
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 断电 (PD#) 引脚
      3. 8.1.3 通过自举引脚进行启动
      4. 8.1.4 引脚状态
      5. 8.1.5 ROM 和 EEPROM
      6. 8.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.6.1 上电复位 (POR) 电路
        2. 8.1.6.2 从单电源轨上电
        3. 8.1.6.3 从双电源轨上电
        4. 8.1.6.4 非单调或缓慢上电电源斜坡
      7. 8.1.7 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
        1. 9.1.1.1 时钟树架构编程软件
        2. 9.1.1.2 米6体育平台手机版_好二三四 (TI) 时钟和合成器 (TICS) Pro 软件
        3. 9.1.1.3 PLLatinum™ 仿真工具
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 术语表
    7. 9.7 静电放电警告
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

GUID-20211110-SS0I-FPN0-5NVK-F08QWVTCWS6W-low.svg图 4-1 LMK5C33414A RGC 封装 64 引脚 VQFN 顶视图
表 4-1 LMK5C33414A 引脚功能
引脚类型(1)说明
名称编号
POWER
VDDO_0_11POUT0 和 OUT1 的电源
VDD_APLL1_XO8PXO 和 APLL1 的电源
VDDO_2_311POUT2 和 OUT3 的电源
VDD_APLL223PAPLL2 的电源
VDDO_4_TO_728POUT4 至 OUT7 的电源
VDD_IN033PIN0 DPLL 基准输入的电源
VDD_IN137PIN1 DPLL 基准输入的电源
VDD_DIG41P数字的电源
VDD_IN2344PIN2 和 IN3 DPLL 基准输入的电源
VDD_APLL347PAPLL3 的电源
VDDO_8_TO_1355POUT8 至 OUT13 的电源
DAP不适用G地
核心块(2)
LF16AAPLL1 的外部环路滤波器电容 (100nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
CAP_APLL17AAPLL1 VCO 的 LDO 旁路电容器 (10µF)
LF219AAPLL2 的外部环路滤波器电容 (100nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
CAP3_APLL220AAPLL2 VCO 的内部辅助电源旁路电容器 (10µF)
CAP2_APLL221AAPLL2 VCO 的内部辅助电源旁路电容器 (10µF)
CAP1_APLL222AAPLL2 VCO 的 LDO 旁路电容器 (10µF)
CAP_DIG40A数字内核逻辑的 LDO 旁路电容器 (100nF)
CAP_APLL348AAPLL3 的内部辅助电源旁路电容器 (10µF)
LF349AAPLL3 的外部环路滤波器电容 (470nF)。如需更多详细信息，请参阅 APLL 环路滤波器（LF1、LF2、LF3）。
输入块
XO9IXO/TCXO/OCXO 输入引脚。请参阅振荡器输入 (XO) 来配置内部 XO 输入终端。
IN0_P34I以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第一个输入。请参阅基准输入来配置内部基准输入终端。
IN0_N35I
IN1_N38I以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第二个输入。请参阅基准输入来配置内部基准输入终端。
IN1_P39I
IN2_P42I以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第三个输入。请参阅基准输入来配置内部基准输入终端。
IN2_N43I
IN3_N45I以 DPLLx 为基准或缓冲至 OUT0 或 OUT1 的第四个输入。请参阅基准输入来配置内部基准输入终端。
IN3_P46I
输出块
OUT0_P2O时钟输出 0。来自所有 DPLL 基准、XO、所有 VCO 后分频器。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT0_N3O
OUT1_N4 O时钟输出 1。来自所有 DPLL 基准、XO、所有 VCO 后分频器。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL、1.8V LVCMOS 或 2.65V LVCMOS。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT1_P5O
OUT2_P12O时钟输出 2。来自 APLL1、APLL2 和 APLL3。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT2_N13O
OUT3_N14O时钟输出 3。来自与 APLL1、APLL2 或 APLL3 的 OUT2 相同的输出多路复用器。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT3_P15O
OUT5_P24O时钟输出 5。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT5_N25O
OUT4_N26O时钟输出 4。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT4_P27O
OUT6_P29O时钟输出 6。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT6_N30O
OUT7_N31O时钟输出 7。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT7_P32O
OUT8_P51O时钟输出 8。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT8_N52O
OUT9_N53O时钟输出 9。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT9_P54O
OUT10_P56O时钟输出 10。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT10_N57O
OUT11_N58O时钟输出 11。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT11_P59O
OUT12_P60O时钟输出 12。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT12_N61O
OUT13_N62O时钟输出 13。来自 APLL2 和 APLL3。支持 SYSREF/1PPS 输出。可编程格式：AC-LVPECL、HSDS、LVDS、HCSL。如需有关配置和端接输出的详细信息，请参阅时钟输出 (OUTx_P/N)。
OUT13_P63O
逻辑控制/状态
GPIO2(3)10I/O、SPOR：ROM 页选择
正常运行：GPIO 输入或输出（请参阅说明）
SDIO(4)16I/OSPI 输入或 I2C 数据 (SDA)
SCK(4)17ISPI 或 I2C 时钟 (SCL)
SCS_ADD(3)18I，SSPI 片选（两态）或 POR：I2C 地址选择，LSB（三态）
PD#36I器件断电（低电平有效），内部 200kΩ 上拉电阻连接至 VCC
GPIO0(3)50I/O、SPOR：ROM 页选择
正常运行：GPIO 输入或输出
GPIO1(3)64I/O、SPOR：I2C 或 SPI 选择
正常运行：GPIO 输入或输出
(1) P = 电源，G = 接地，I = 输入、O = 输出，I/O = 输入或输出，A = 模拟，S = 配置。
(2) 不要对内核引脚应用外部激励。这些对性能有严格要求的引脚并非设计用于满足正常闩锁测试合规性水平。为了获得出色滤波性能，电容器应靠近 IC 放置。
(3) 当电源斜坡期间或 PD# 为低电平时启用 3 电平模式时：555kΩ 内部分压器连接至 VCC，201kΩ 内部分压器连接至 GND。当启用 2 电平输入模式时：内部 408kΩ 下拉电阻连接至 GND。
(4) 670kΩ 上拉电阻连接至内部 2.6V LDO。
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