ZHCSPM5A December   2023  – November 2024 TAC5242

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求：TDM、I2S 或 LJ 接口
    7. 6.7 开关特性：TDM、I2S 或 LJ 接口
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 硬件控制
      2. 7.3.2 音频串行接口
        1. 7.3.2.1 时分多路复用 (TDM) 音频接口
        2. 7.3.2.2 IC 间音频 (I2S) 接口
        3. 7.3.2.3 左对齐 (LJ) 接口
      3. 7.3.3 锁相环 (PLL) 和时钟生成
      4. 7.3.4 模拟输入和输出配置
      5. 7.3.5 基准电压
      6. 7.3.6 集成麦克风偏置
      7. 7.3.7 ADC 信号链
        1. 7.3.7.1 数字高通滤波器
        2. 7.3.7.2 可配置数字抽取滤波器
          1. 7.3.7.2.1 线性相位滤波器
            1. 7.3.7.2.1.1 采样速率：8kHz 或 7.35kHz
            2. 7.3.7.2.1.2 采样速率：16kHz 或 14.7kHz
            3. 7.3.7.2.1.3 采样速率：24kHz 或 22.05kHz
            4. 7.3.7.2.1.4 采样速率：32kHz 或 29.4kHz
            5. 7.3.7.2.1.5 采样速率：48kHz 或 44.1kHz
            6. 7.3.7.2.1.6 采样速率：96kHz 或 88.2kHz
            7. 7.3.7.2.1.7 采样速率：192kHz 或 176.4kHz
          2. 7.3.7.2.2 低延迟滤波器
            1. 7.3.7.2.2.1 采样速率：24kHz 或 22.05kHz
            2. 7.3.7.2.2.2 采样速率：32kHz 或 29.4kHz
            3. 7.3.7.2.2.3 采样速率：48kHz 或 44.1kHz
            4. 7.3.7.2.2.4 采样速率：96kHz 或 88.2kHz
            5. 7.3.7.2.2.5 采样速率：192kHz 或 176.4kHz
      8. 7.3.8 DAC 信号链
        1. 7.3.8.1 数字内插滤波器
          1. 7.3.8.1.1 线性相位滤波器
            1. 7.3.8.1.1.1 采样速率：8kHz 或 7.35kHz
            2. 7.3.8.1.1.2 采样速率：16kHz 或 14.7kHz
            3. 7.3.8.1.1.3 采样速率：24kHz 或 22.05kHz
            4. 7.3.8.1.1.4 采样速率：32kHz 或 29.4kHz
            5. 7.3.8.1.1.5 采样速率：48kHz 或 44.1kHz
            6. 7.3.8.1.1.6 采样速率：96kHz 或 88.2kHz
            7. 7.3.8.1.1.7 采样速率：192kHz 或 176.4kHz
          2. 7.3.8.1.2 低延迟滤波器
            1. 7.3.8.1.2.1 采样速率：24kHz 或 22.05kHz
            2. 7.3.8.1.2.2 采样速率：32kHz 或 29.4kHz
            3. 7.3.8.1.2.3 采样速率：48kHz 或 44.1kHz
            4. 7.3.8.1.2.4 采样速率：96kHz 或 88.2kHz
            5. 7.3.8.1.2.5 采样速率：192kHz 或 176.4kHz
    4. 7.4 器件功能模式
      1. 7.4.1 工作模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 应用性能曲线图
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.3 锁相环 (PLL) 和时钟生成

该器件使用集成的低抖动锁相环 (PLL) 来生成 ADC 和 DAC 调制器和数字滤波器引擎以及其他控制块所需的内部时钟。

在目标运行模式下，该器件支持（FSYNC 信号频率的）各种输出数据采样速率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 7-5 至表 7-8 列出了取决于 IOVDD 电源的受支持 FSYNC 和 BCLK 频率。

表 7-5 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率（IOVDD - 3.3V 运行）
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC
(8kHz)		FSYNC
(16kHz)		FSYNC
(24kHz)		FSYNC
(32kHz)		FSYNC
(48kHz)		FSYNC
(96kHz)		FSYNC
(192kHz)
16保留0.2560.3840.5120.7681.5363.072
24保留0.3840.5760.7681.1522.3044.608
320.2560.5120.7681.0241.5363.0726.144
480.3840.7681.1521.5362.3044.6089.216
640.5121.0241.5362.0483.0726.14412.288
960.7681.5362.3043.0724.6089.21618.432
1281.0242.0483.0724.0966.14412.28824.576
1921.5363.0724.6086.1449.21618.432保留
2562.0484.0966.1448.19212.28824.576保留
3843.0726.1449.21612.28818.432保留保留
5124.0968.19212.28816.38424.576保留保留
表 7-6 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率（IOVDD - 3.3V 运行）
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC
(7.35kHz)		FSYNC
(14.7kHz)		FSYNC
(22.05kHz)		FSYNC
(29.4kHz)		FSYNC
(44.1kHz)		FSYNC
(88.2kHz)		FSYNC
(176.4kHz)
16保留保留0.35280.47040.70561.41122.8224
24保留0.35280.52920.70561.05842.11684.2336
32保留0.47040.70560.94081.41122.82245.6448
480.35280.70561.05841.41122.11684.23368.4672
640.47040.94081.41121.88162.82245.644811.2896
960.70561.41122.11682.82244.23368.467216.9344
1280.94081.88162.82243.76325.644811.289622.5792
1921.41122.82244.23365.64488.467216.9344保留
2561.88163.76325.64487.526411.289622.5792保留
3842.82245.64488.467211.289616.9344保留保留
5123.76327.526411.289615.052822.5792保留保留
表 7-7 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率（IOVDD - 1.8V 运行）
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC
(8kHz)		FSYNC
(16kHz)		FSYNC
(24kHz)		FSYNC
(32kHz)		FSYNC
(48kHz)		FSYNC
(96kHz)		FSYNC
(192kHz)
16保留0.2560.3840.5120.7681.5363.072
24保留0.3840.5760.7681.1522.3044.608
320.2560.5120.7681.0241.5363.0726.144
480.3840.7681.1521.5362.3044.6089.216
640.5121.0241.5362.0483.0726.14412.288
960.7681.5362.3043.0724.6089.216保留
1281.0242.0483.0724.0966.14412.288保留
1921.5363.0724.6086.1449.216保留保留
2562.0484.0966.1448.19212.288保留保留
3843.0726.1449.21612.288保留保留保留
5124.0968.19212.288保留保留保留保留
表 7-8 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率（IOVDD - 1.8V 运行）
BCLK 与 FSYNC 之比BCLK (MHz)
FSYNC
(7.35kHz)		FSYNC
(14.7kHz)		FSYNC
(22.05kHz)		FSYNC
(29.4kHz)		FSYNC
(44.1kHz)		FSYNC
(88.2kHz)		FSYNC
(176.4kHz)
16保留保留0.35280.47040.70561.41122.8224
24保留0.35280.52920.70561.05842.11684.2336
32保留0.47040.70560.94081.41122.82245.6448
480.35280.70561.05841.41122.11684.23368.4672
640.47040.94081.41121.88162.82245.644811.2896
960.70561.41122.11682.82244.23368.4672保留
1280.94081.88162.82243.76325.644811.2896保留
1921.41122.82244.23365.64488.4672保留保留
2561.88163.76325.64487.526411.2896保留保留
3842.82245.64488.467211.2896保留保留保留
5123.76327.526411.2896保留保留保留保留

在控制器运行模式下，该器件使用 MD3 引脚作为系统时钟，并使用 CCLK 作为基准输入时钟源。在目标运行模式下，MD3 引脚功能如表 7-4 和表 7-11 中所述。

该器件支持使用 MD1 和 MD2 引脚配置的 256 × fS 或 128 × fS 或固定 48/44.1kHz 或 96/88.2kHz 系统时钟频率选项，因此可提供 FSYNC 选择的灵活性。表 7-9 展示了使用 MD1 和 MD2 引脚的控制器模式 FSYNC 和 BCLK 选择。

表 7-9 控制器模式的系统时钟选择
MD2MD1系统时钟选择（仅对控制器模式有效）
FSYNCBCLK 与 FSYNC 之比
I2S 模式TDM 模式
低电平低电平CCLK/25664FSYNC ≤ 48kHz 时为 256，

48kHz < FSYNC ≤ 96kHz 时为 128，

FSYNC > 96kHz 时为 64

低电平高电平CCLK/128
高电平低电平96/88.2kHz128
高电平高电平48/44.1kHz256

有关目标运行模式下的 MD1 和 MD2 引脚功能，请参阅表 7-3。在控制器运行模式下，AVDD = 3.3V、字长 = 32 并适用线性相位抽取/内插滤波器。
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