在采用图 7-7 和图 7-8 所示的电流检测配置且 C_TMR 为开路的应用设计中，输出短路的情况下，上电期间的短路保护延迟与 10µs 的额定最大值不匹配。

测试表明，通过 EN/UVLO 信号上电时的实际短路保护延迟约为 70µs。即使保护延迟像这样增加，TPS12130-Q1 仍能按设计运行，但在输出短路的情况下会导致外部 MOSFET 中的功率耗散更大。

必须在 IC 的最终版本中进行设计修复。