Abbildung 4-6 zeigt das Taktsignal SD1_C1, das in GPIO123 eingeht, und das phasenverschobene Datensignal SD1_D1, das in GPIO122 eingeht. In dieser Testkonfiguration wird GPIO123 von der Software invertiert, wie unten gezeigt.

// Set 3-sample qualifier for GPIO122 and GPIO123 and do not invert GPIO123
GPIO_SetupPinOptions(123, GPIO_INPUT, GPIO_INVERT | GPIO_QUAL3);   
GPIO_SetupPinMux(122,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_D1
GPIO_SetupPinMux(123,GPIO_MUX_CPU1,7); // MUX position 7 for SD1_C1

Die Daten SD1_D1 werden nun von F28379D SDFM an der abfallenden Flanke von SD1_C1 abgetastet, was der steigenden Flanke des invertierten Taktsignals bei GPIO123 Eingang entspricht. Die vom F28379D erfassten Daten waren immer Logik ‘0’, validiert, obwohl die Ausgabe des Sinc3 OSR64-Filters = -16384 in Code Composer Studio, wie unten gezeigt, erfolgte.

Abbildung 4-7 Takt- und Dateneingangs-Testsignale (nicht invertiert GPIO123) und Sinc3 OSR 64 Filterausgang in CCS

Abschließend wurde die Methode der Taktsignalkompensation durch Invertierung des Takteingangs des GPIO-Eingangs in der Software validiert. Durch Invertieren des Takts wird dem Taktsignal eine feste Verzögerung von der Hälfte der Taktperiode hinzugefügt, die ausreichen kann, um die Konfiguration des TMS320F28379D zu erfüllen und Mindestzeiten von 10 ns für den SDFM-qualifizierten GPIO-Modus (3 Abtastungen) 0 zu halten. Allerdings muss jedes Systemdesign einzeln geprüft werden, ob die resultierenden Zeitvorgaben für die Einrichtung und das Halten der MCU für den SDFM-qualifizierten GPIO-Modus 0 (3-Stichproben) eingehalten werden können.