3 CAN SIC 如何減少匯流排振鈴

在正常運作期間，CAN 匯流排具有兩種邏輯狀態：隱性與顯性，如圖 3-1 所示。

以差動驅動匯流排時，就會產生顯性匯流排狀態，且會對應 TXD 和 RXD 針腳的邏輯低側。而當匯流排偏壓至 V_CC/2 (透過接收器的高值內部輸入電阻 (R_IN))，則會產生隱性匯流排狀態，且會對應 TXD 和 RXD 針腳的邏輯高側。在仲裁期間，顯性狀態會覆蓋隱性狀態。CAN 匯流排的隱性轉顯性訊號邊緣通常相當乾淨，因為其是由發射器強力驅動。在顯性階段，CAN 收發器的差分發射器輸出阻抗約為 50 Ω，且會密切匹配網路特性阻抗。針對一般 CAN-FD 收發器，當驅動器差分輸出阻抗突然達到約 60 kΩ 時，即會產生顯性轉隱性邊緣，而反射回來的訊號就會遭遇阻抗不匹配的情況，導致產生振鈴。

發射器架構 SIC 會偵測 TXD 上的顯性轉隱性邊緣，並啟動驅動器輸出上的振鈴抑制電路。CAN 驅動器會持續強力驅動匯流排隱性，直到達到 t_{SIC_TX_base}，如此一來反射就會消失，且取樣點的隱性位元會變得乾淨。在此主動隱性階段中，發射器輸出阻抗較低 (約 100 Ω)。因為反射的訊號沒有嚴重的阻抗不匹配，所以振鈴會大幅衰減。在此階段結束後，產品會進入被動隱性階段，而驅動器輸出阻抗則會上升至約 60 kΩ。圖 3-2 所示即為前述現象。

在主動隱性階段中強力驅動匯流排的重要因素在於其最長僅可持續 530 ns (t_{SIC_TX_base}，如表 1-1 所列)。CAN-FD 協定的數據階段最長僅持續 200 ns (若在 5 Mbps 下運作)，所以前述振鈴抑制功能在整個隱性位元期間都有效，因此可產生正確的 CAN 匯流排與 RXD 訊號。不過就仲裁階段而言，此時最快的位元期間為 1 µs (在 1-Mbps 下運作)、可能有多個發射器同時發射，且顯性位元必須覆寫隱性位元，如此一來，振鈴抑制期間就可能會對整體網路長度和仲裁速度許多限制。如需更多詳細資料，請參閱 CiA 601-4 規格。