ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69 , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1
这些指南建议使用 10 层 PCB 堆叠方式以实现完整的器件功能。下面是来自一个 10 层参考设计的堆叠示例。
层号 | 堆叠 | 布线计划最高优先级和层 |
---|---|---|
阻焊层 | ||
1 | 顶部 - PWR/SIG | BGA 分线/VDD_CPU、VDD_CORE 和 VDD_DDR_1V1 |
2 | PWR/SIG | VDD_CPU 和 CORE/LPDDR(DBG #3/#1、CAT 分支) |
3 | GND | REF |
4 | PWR/SIG | VDDA_PHYCORE_0V8、VDD_xxx、0V85/LPDDR (DBG #2/#0) |
5 | PWR/GND | VDDA_0V8_xxx 和 为 LPDDR4灌注 GND |
6 | PWR/GND | VDD_xxx、VDDA_xxx 电源和 为 LPDDR4灌注 GND |
7 | SIG/PWR | VDD_xxx、VDDA_xxx/LPDDR(动态 CA、干线)/串行器/解串器 |
8 | GND | REF |
9 | SIG/PWR | VDD_xxx、VDDA_xxx/LPDDR(静态 CA) |
10 | 底部 - SIG/PWR | BGA 分线/Pwr 和 GND 计划段 |
阻焊层 |
表 3-5 提供了对样例设计执行仿真的结果,其中显示了 PCB 堆叠(材料、钻孔计划等)对 LPDDR4 性能的影响。结果表明,FR4 解决方案可以实现最大带宽,但需要背钻。频率更高的材料无需背钻即可达到相同的性能。请注意,8 层设计仅实现了 3733,但这是因层数有限引起的其他设计折衷(实心参考平面等)导致的。
设计 | 材料 | 层数 | 过孔背钻 | 最大 LPDDR4 速度 (Mbps) |
---|---|---|---|---|
EVM | I-Speed | 16 | 是 | 4266 |
参考板 | I-Speed | 10 | 否 | 4266 |
参考板 | 370HR | 10 | 是 | 4266 |
参考板 | 370HR | 8 | 否 | 3733 |