ZHCAAN8F May   2023  – August 2024 AM67 , AM67A , AM68 , AM68A , AM69 , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1

 

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  2.   Jacinto7 AM6x/TDA4x/DRA8x LPDDR4 设计指南
  3.   商标
  4. 1概述
    1. 1.1 支持文档
    2. 1.2 支持的电路板设计
    3. 1.3 通用电路板布局指南
    4. 1.4 PCB 堆叠
    5. 1.5 旁路电容器
      1. 1.5.1 大容量旁路电容器
      2. 1.5.2 高速旁路电容器
    6. 1.6 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK、CMD_ADDR 和 CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK、CMD_ADDR 和 CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

堆叠

这些指南建议使用 10 层 PCB 堆叠方式以实现完整的器件功能。下面是来自一个 10 层参考设计的堆叠示例。

  • 支持使用 FR4 米6体育平台手机版_好二三四的设计,如 370HR,同时也建议使用速度更高的材料,如 ISOLA I-Speed(或同等米6体育平台手机版_好二三四),以增加裕量。
  • 本示例在第 2 层和第 4 层上对数据组进行布线。尽管这样做可以更大限度减小过孔行程,从而减少过孔之间的耦合,但它留下了更长的过孔残桩,这可能需要背钻。
  • 在第 7 层对动态 CA 信号进行布线,在第 9 层对更多静态控制信号进行布线。
表 3-4 LPDDR4 的 PCB 堆叠示例
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - PWR/SIG BGA 分线/VDD_CPU、VDD_CORE 和 VDD_DDR_1V1
2 PWR/SIG VDD_CPU 和 CORE/LPDDR(DBG #3/#1、CAT 分支)
3 GND REF
4 PWR/SIG VDDA_PHYCORE_0V8、VDD_xxx、0V85/LPDDR (DBG #2/#0)
5 PWR/GND VDDA_0V8_xxx 和 为 LPDDR4灌注 GND
6 PWR/GND VDD_xxx、VDDA_xxx 电源和 为 LPDDR4灌注 GND
7 SIG/PWR VDD_xxx、VDDA_xxx/LPDDR(动态 CA、干线)/串行器/解串器
8 GND REF
9 SIG/PWR VDD_xxx、VDDA_xxx/LPDDR(静态 CA)
10 底部 - SIG/PWR BGA 分线/Pwr 和 GND 计划段
阻焊层

表 3-5 提供了对样例设计执行仿真的结果,其中显示了 PCB 堆叠(材料、钻孔计划等)对 LPDDR4 性能的影响。结果表明,FR4 解决方案可以实现最大带宽,但需要背钻。频率更高的材料无需背钻即可达到相同的性能。请注意,8 层设计仅实现了 3733,但这是因层数有限引起的其他设计折衷(实心参考平面等)导致的。

表 3-5 堆叠对 LPDDR4 性能的影响
设计 材料 层数 过孔背钻 最大 LPDDR4 速度 (Mbps)
EVM I-Speed 16 4266
参考板 I-Speed 10 4266
参考板 370HR 10 4266
参考板 370HR 8 3733