通过连接 SoC IBIS 模型、SoC 封装模型、电路板模型、DRAM 封装模型（如果可用）、DRAM IBIS 模型和电源，在仿真器中建立系统级原理图。图 3-2 展示了典型的系统级 DDR 原理图。

图 3-2 典型的系统级 DDR 原理图

• LPDDR4 仿真需要针对控制器和存储器的功率感知 IBIS 模型以及支持 DDR 接口通道仿真的仿真器。
• 基于 SPICE 的晶体管级仿真不能用于生成 BER 信号眼图。使用可以处理功率感知 IBIS 仿真并能够为 DDR 接口运行通道仿真的仿真器。
• 与基于 SPICE 的晶体管级仿真相比，IBIS 模型减少了仿真时间，同时精度损失极小。从 5.0 版开始的 IBIS 模型是功率感知模型，可实现同步开关输出 (SSO) 噪声仿真。TI IBIS 模型是一种功率感知 IBIS 模型。
• 使用 SPICE 模型对控制器和 DRAM 的 DDR 电源网上的片上去耦电容进行准确建模。这可以确保在 DDR 仿真中实现准确的电源噪声和电源引起的抖动 (PSIJ) 估算。可以从 DRAM 供应商处获得 DRAM 的片上去耦电容信息。
• 使用 SPICE 或 S 参数文件对 DRAM 封装进行建模。这可以从 DRAM 供应商处索取。不建议使用 EBD 模型。
• DDR 电源网上的片上去耦电容的 J721E 模型：

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  * On-die Decoupling circuit for J7ES (DIE_VDDS_DDR to VSS)
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  * Notes:
  * Includes on-die decoupling for all DDR signals 
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  * This subcircuit should be added across the J7ES IBIS model
  * DIE_VDDS_DDR and VSS pins
  *
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  * x_decouple DIE_VDDS_DDR vss_die J7ES_ondie_decoupling_alldq
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  .SUBCKTJ7ES_ondie_decoupling_alldq DIE_VDDS_DDR vss_die
  Cvddq_c  DIE_VDDS_DDR DIE_VDDS_DDR_c 2105.86e-12
  Rvddq_c  vss_die DIE_VDDS_DDR_c 43e-3
  .ENDS