ZHCAAN8F May   2023  – August 2024 AM67 , AM67A , AM68 , AM68A , AM69 , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1

 

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  2.   Jacinto7 AM6x/TDA4x/DRA8x LPDDR4 设计指南
  3.   商标
  4. 1概述
    1. 1.1 支持文档
    2. 1.2 支持的电路板设计
    3. 1.3 通用电路板布局指南
    4. 1.4 PCB 堆叠
    5. 1.5 旁路电容器
      1. 1.5.1 大容量旁路电容器
      2. 1.5.2 高速旁路电容器
    6. 1.6 速度补偿
  5. 2LPDDR4 电路板设计和布局指南
    1. 2.1  LPDDR4 简介
    2. 2.2  受支持的 LPDDR4 器件的实现
    3. 2.3  LPDDR4 接口原理图
    4. 2.4  兼容的 JEDEC LPDDR4 器件
    5. 2.5  放置
    6. 2.6  LPDDR4 禁止区域
    7. 2.7  网类别
    8. 2.8  LPDDR4 信号端接
    9. 2.9  LPDDR4 VREF 布线
    10. 2.10 LPDDR4 VTT
    11. 2.11 CK、CMD_ADDR 和 CTRL 拓扑
    12. 2.12 数据组拓扑
    13. 2.13 CK、CMD_ADDR 和 CTRL 布线规格
    14. 2.14 数据组布线规格
    15. 2.15 通道、字节和位交换
  6. 3LPDDR4 电路板设计仿真
    1. 3.1 电路板模型提取
    2. 3.2 电路板模型验证
    3. 3.3 S 参数检查
    4. 3.4 时域反射法 (TDR) 分析
    5. 3.5 仿真完整性分析
      1. 3.5.1 仿真设置
      2. 3.5.2 仿真参数
      3. 3.5.3 仿真目标
        1. 3.5.3.1 波形质量
        2. 3.5.3.2 眼图质量
        3. 3.5.3.3 延迟报告
        4. 3.5.3.4 模板报告
    6. 3.6 设计示例
      1. 3.6.1 堆叠
      2. 3.6.2 布线
      3. 3.6.3 模型验证
      4. 3.6.4 仿真结果
  7. 4修订历史记录

2.7 网类别

布线规则应用于被称为网类别的组中的信号。每个网类别包含遵循相同布线要求的信号。这简化了这些布线的实施和依从性。表 2-4 列出了 LPDDR4 接口的时钟网类别。表 2-5 列出了 LPDDR4 接口中信号的网类别和相关的时钟网类别。然后将这些网类别链接到后续的终端和布线规则。

表 2-4 时钟网类别定义
时钟网类别处理器引脚名称
CKDDR0_CKP/DDR0_CKN
DQS0DDR0_DQS0P/DDR0_DQS0N
DQS1DDR0_DQS1P/DDR0_DQS1N
DQS2DDR0_DQS2P/DDR0_DQS2N
DQS3DDR0_DQS3P/DDR0_DQS3N
表 2-5 信号网类别定义
信号网类别 关联的时钟网类别 处理器引脚名称
CMD_ADDR CK DDR0_CA[5:0]

CTRL

CK

 DDR0_CS[1:0]_0、DDR0_CS[1:0]_1、DDR0_CKE0、DDR0_CKE1
BYTE0 DQS0 DDR0_DQ[7:0]、DDR0_DM0
BYTE1 DQS1 DDR0_DQ[15:8]、DDR0_DM1
BYTE2 DQS2 DDR0_DQ[23:16]、DDR0_DM2
BYTE3 DQS3 DDR0_DQ[31:24]、DDR0_DM3
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