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2.14 数据组布线规格

字节信号网类别中的偏差会直接降低 DQ 和 DM 网的建立和保持裕度。如 ADDR_CTRL 信号网类别和相关的 CK 时钟网类别所述，必须控制该偏差。必须通过在一组定义的信号内控制布线的长度来管理数据字节偏差。在 PCB 上实际匹配偏差的唯一方法是将较短的布线延长至网类别中最长的网及其相关时钟的长度。确保在分析过程中包含 Z 轴延迟（过孔）。

注：不需要也不建议在所有字节通道之间匹配长度。仅需要在每个字节内进行长度匹配。

表 2-7 包含字节 0、字节 1、字节 2 和字节 3 布线组的布线规格。每个信号网类别及其相关的时钟网类别都是独立进行布线和匹配的。这些参数仅供参考，旨在使设计在仿真之前接近成功。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 3中定义的仿真结果进行比较。

表 2-7 数据组布线规格

编号	参数	最小值	典型值	最大值	单位
LP4_DRS1	网类别 DQSx 的传播延迟 RSD1 ⁽⁴⁾			300 ⁽²⁾	ps
LP4_DRS2	网类别 BYTEx 的传播延迟 RSD2			300 ⁽²⁾	ps
LP4_DRS3	每个 DQS 对的传播延迟必须小于 CK 对的传播延迟。 RSD1 < (RSAC1 + RSAC2) ⁽⁴⁾	0			ps
LP4_DRS4	网类别 DQSx 内的偏差 RSD1 偏差（DQS+ 至 DQS-）⁽⁴⁾⁽⁵⁾			0.75	ps
LP4_DRS5	网类别 DQSx 和 BYTEx 上的偏差 RSD1 至 RSD2 偏差 ⁽¹⁾、⁽⁴⁾、⁽⁵⁾		5	25	ps
LP4_DRS6	每个 DQS 对的传播延迟必须小于传播延迟 DQ/DM。 RSD1 < RSD2 ⁽⁴⁾	0		150ps	ps
LP4_DRS7	每条迹线上的过孔数			2 ⁽²⁾	个过孔
LP4_DRS8	过孔残桩长度 ⁽³⁾		40		Mil
LP4_DRS9	过孔数差异			0 ⁽⁶⁾	个过孔
LP4_DRS10	RSD1 中心到中心间距（时钟网类别之间）⁽⁷⁾	4w
LP4_DRS11	RSD1 中心到中心间距（时钟网类别内）⁽⁸⁾、⁽⁹⁾
LP4_DRS12	RSD2 中心到中心间距（信号网类别之间）⁽⁷⁾	4w
LP4_DRS13	RSD2 中心到中心间距（信号网类别内）⁽⁷⁾	3w

(1) 仅在一个字节内进行偏差匹配。不需要也不建议在字节之间进行偏差匹配。

(2) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。

(3) 如果以高于 3200Mbps 的数据速率运行 LPDDR4，则可能需要进行过孔残桩长度控制（微过孔或背钻），具体取决于仿真。

(4) 考虑从 SoC 芯片焊盘到 DRAM 引脚的延迟（即延迟包括 SoC 封装和 PCB）。仅考虑任何 T 分支布线段的一个桥臂。

(5) 通过设计/仿真进行验证，确认符合 JEDEC 定义的 Vix_DQS_Ratio (20%)，并具有良好的眼图裕度。

(6) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过 DQn 偏差和 DQSn 至 DQn 偏差最大值时，过孔数差异才可能增加 1。

(7) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真准确捕获了相邻受扰对象和干扰源布线之间的串扰具有良好裕度，则可以放宽间距最低标准。还应考虑过孔间距。在 SoC 附近有相邻过孔的信号不应在 DRAM 附近有相邻过孔。

(8) 设置 DQS 对间距以确保具有适当的差分阻抗。

(9) 仿真结果必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。