如图 2-1 所示，级联器件组成一个数据流 (SIN1, SIN2…,SINx)。SCLK 频率由每个帧和帧速率下的数据流的数据量决定。TLC6983 每条扫描线的每个相应 RGB 通道都有 48 位宽的存储器。如果双器件处于可堆叠模式 (N_stack = 2)，则每个子块有 32 个通道。如果三个器件处于可堆叠模式 (N_stack = 3)，则每个子块有 48 个通道。

请注意，如果子块中存在未使用的通道，则 FPGA 控制器仍需要向未使用的通道发送零灰度数据（GS 数据），因为需要将每条扫描线中所有 16 个 RGB 通道的 GS 数据持续存储到 SRAM 中。在 16 个灰度数据写入操作后，通道计数器复位为 0。但是，无需将零数据发送到未使用的扫描线，因为一旦行计数器超过扫描线数，所有扫描线便都已使用新的灰度数据进行更新。

数据量的公式为

在本例中，数据量 V_Data = 18 × 16 × 48 × 6 = 82.944Kb。

对于数据传输，除了有效灰度数据外，还有其他数据。某些其他数据是标头字节、校验位、结束位等。根据经验值，数据传输效率应为 80%。

因此，具有单边传输时的最小 SCLK 频率计算公式为：

在此示例中，单边传输的最小 SCLK 频率为 12.4MHz，双边传输的最小 SCLK 频率为 6.2MHz。最后，可以选择通常用于 FPGA 的 12.5MHz SCLK 单边传输。

表 2-2 根据上述计算结果列出了更新后的设计要求。然后，工程师可以开始进行驱动器寄存器的配置工作，以满足这些要求。