ZHCAE37A December   2019  – June 2024 AM67 , AM67A , AM68 , AM68A , AM69 , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
    1. 1.1 概述
    2. 1.2 支持文档
  5. 2高速接口设计指南
    1. 2.1  布线阻抗
    2. 2.2  布线长度
    3. 2.3  差分信号长度匹配
    4. 2.4  信号参考平面
    5. 2.5  差分信号间距
    6. 2.6  附加差分信号规则
    7. 2.7  差分对的对称性
    8. 2.8  连接器和插座
    9. 2.9  过孔不连续性缓解
    10. 2.10 背钻过孔残桩
    11. 2.11 过孔反焊盘直径
    12. 2.12 使过孔计数相等
    13. 2.13 表面贴装器件焊盘不连续性缓解
    14. 2.14 信号线弯曲
    15. 2.15 ESD 和 EMI 注意事项
    16. 2.16 ESD 和 EMI 布局规则
  6. 3特定于接口的设计指南
    1. 3.1 USB 电路板设计和布局布线指南
      1. 3.1.1 USB 接口原理图
        1. 3.1.1.1 支持元件
      2. 3.1.2 布线规格
    2. 3.2 DisplayPort 电路板设计和布局布线指南
      1. 3.2.1 DP 接口原理图
        1. 3.2.1.1 支持元件
      2. 3.2.2 布线规格
    3. 3.3 PCIe 电路板设计和布局布线指南
      1. 3.3.1 PCIe 接口原理图
        1. 3.3.1.1 极性反转
        2. 3.3.1.2 通道交换
        3. 3.3.1.3 REFCLK 连接
        4. 3.3.1.4 耦合电容器
      2. 3.3.2 布线规格
    4. 3.4 MIPI® D-PHY（CSI2、DSI）电路板设计和布局布线指南
      1. 3.4.1 CSI-2®、DSI® 接口原理图
      2. 3.4.2 布线规格
      3. 3.4.3 频域规格指南
    5. 3.5 UFS 电路板设计和布局布线指南
      1. 3.5.1 UFS 接口原理图
      2. 3.5.2 布线规格
    6. 3.6 Q/SGMII 电路板设计和布局布线指南
      1. 3.6.1 Q/SGMII 接口原理图
        1. 3.6.1.1 耦合电容器
      2. 3.6.2 布线规格
  7. 4电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 仿真完整性分析
      1. 4.5.1 模拟器设置和模型使用
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真方法
    6. 4.6 查看仿真结果
  8. 5参考资料
  9. 6修订历史记录

3.4.2 布线规格

这些参数仅供参考，旨在使设计在仿真之前接近成功。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 4中定义的仿真结果进行比较。

表 3-12 PCI-E 布线规格
参数 最小值 典型值 最大值 单位
CSI2/DSI 运行速度 1.25 (1) GHz
CSI2/DSI 信号布线长度 10 (2) 英寸
CSI2/DSI 差分对延迟差 必须满足模式转换 S 参数要求 (3)
CSI2/DSI 通道延迟差
（示例 DSI_TX0 至 DSI_TX1） 40 (4) ps
CSI2/DSI 差分阻抗 (5) 85 100 115 Ω
CSI2/DSI 单端阻抗 50 Ω
CSI2/DSI 布线上允许的残桩数 0 个残桩
每条 CSI2/DSI 引线上的过孔数 2 个过孔
CSI2/DSI 差分对与任何其他引线之间的间距 2×DS (6)
(1) 如需了解受支持的数据速率，请参阅特定于器件的数据手册。
(2) 最大值基于保守的信号完整性方法。仅当详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(3) 在 MIPI D-PHY 规范中定义，包括 sdc12、scd21、scd12、sdc21、scd11、sdc11、scd22 和 sdc22。一般估算为 UI/50（其中对于 1.25GHz，UI = 400ps）。
(4) 由 MIPI 规范定义为 0.1 x UI（其中对于 1.25GHz，UI = 400ps）。
(5) 由于 MIPI 信号除了用于高速差分实现之外，还用于低功耗单端信号，因此这些信号对必须松散耦合。
(6) DS = 引线的差分间距，SoC 封装 BGA 区域可能存在例外情况。
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