器件 PCIe 接口需要使用通用 REFCLK Rx 架构。具体来说，支持两种通用 REFCLK Rx 架构模式：

• 外部 REFCLK 模式：通用外部 100MHz 时钟源同时分配给器件和链路伙伴
• 输出 REFCLK 模式：100MHz HCSL 时钟源由器件输出并由链路伙伴使用

在外部 REFCLK 模式下，在器件的 refclkp 和 refclkn 输入上提供符合 PCIe REFCLK 交流规范的高质量、低抖动、差分 HCSL 100MHz 时钟源。或者，可以使用 LVDS 时钟源，但需满足以下附加要求：

• 在 refclkp 和 refclkn 输入上组装表 3-8 中介绍的外部交流耦合电容器。
• 满足时钟源制造商的所有端接要求（并联 100Ω 端接）。

在输出 REFCLK 模式下，器件的 100MHz 时钟可以在器件的 refclkp 和 refclkn 引脚上输出，并由链路伙伴用作 HCSL REFCLK。在该模式下，两个 refclk 输出上都需要使用表 3-8 中介绍的外部近侧接地端接。