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ZHCAEO8B March 2022 – November 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1

3.15 数据组布线规格

字节信号网类别中的偏差会直接降低 DQ 和 DM 网的建立和保持裕度。因此，与 ADDR_CTRL 信号网类别和相关的 CK0 时钟网类别一样，必须控制该偏差。PHY 内的逐位偏斜校正功能显著放宽了偏斜容差要求。表 3-7中的偏斜预算包括从 SoC 芯片焊盘到 DRAM 引脚的总延迟。（即 SOC 封装 + PCB 的延迟。）附录：AM62x ALW 和 AMC 封装延迟中提供了封装延迟。设计人员可以使用比表中所示值更小的容差自由进行长度匹配。PCB 布线的延迟与其长度成正比。因此，必须通过匹配一组定义的信号内布线的长度来管理长度偏差。在 PCB 上实际匹配长度的唯一方法是延长较短的布线。在分析过程中，应考虑具有准确堆叠信息的 Z 轴延迟（穿孔）。

注：不需要也不建议在所有字节通道之间匹配长度。仅需要在每个字节内进行长度匹配。

表 3-7 包含字节 0 和字节 1 布线组的布线规格。每个信号网类别及其相关的时钟网类别都是独立进行布线和匹配的。

表 3-7 数据组布线规格

编号	参数	最小值	典型值	最大值	单位
LP4_DRS1	网类别 DQSx 的传播延迟 (RSD1)			450⁽¹⁾	ps
LP4_DRS2	网类别 BYTEx 的传播延迟 (RSD2)			450⁽¹⁾	ps
LP4_DRS3	CK0 对和每个 DQS 对的传播延迟差异。 (RSAC1 - RSD1) ⁽²⁾	0⁽³⁾⁽⁴⁾		3⁽³⁾⁽⁴⁾	tCK
LP4_DRS4	网类别 DQSx 内的偏差。 DDR0_DQSx 和 DDR0_DQSx_n 的偏差 (RSD1)			1.5⁽⁴⁾⁽⁶⁾	ps
LP4_DRS5	DQSx 和 BYTEx 网类别上的偏差。（RSD1 和 RSD2 的偏差）⁽⁷⁾			150⁽³⁾⁽⁴⁾	ps
LP4_DRS6	BYTEx 和相应 DQSx 中最短 DQ/DM 位的传播延迟差异。 (RSD2 - RSD1)⁽⁸⁾	-49⁽³⁾⁽⁴⁾⁽⁵⁾			ps
LP4_DRS7	每条迹线上的过孔数			2⁽¹⁾	个过孔
LP4_DRS8	过孔残桩长度		40		Mil
LP4_DRS9	过孔数差异			0⁽⁹⁾	个过孔
LP4_DRS10	RSD1 中心到中心间距（不同时钟网类别之间）	5w⁽¹⁰⁾
LP4_DRS11	RSD1 中心到中心间距（时钟网类别内）⁽¹¹⁾	请参阅以下注意事项
LP4_DRS12	RSD2 中心到中心间距（不同信号网类别/字节之间）	5w⁽¹⁰⁾
LP4_DRS13	RSD2 中心到中心间距（自身或信号网类别内）	3w⁽¹⁰⁾

(1) 最大值基于保守的信号完整性方法。假设 FR4 材料 Dk ~ 3.7 - 3.9 且 DF ~ 0.002。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。

(2) CK0 对的传播延迟必须大于每个 DQS 对的传播延迟。

(3) 必须进行⁽¹²⁾仿真并分析延迟报告，以确保延迟在限制范围内。PCB 布局工具的延迟报告使用基于恒定传播速度因子的简化计算方法。TI 建议在 PCB 布局工具中将初始延迟匹配到低于限值 20% 的目标。

(4) 考虑从 SOC 芯片焊盘到 DRAM 引脚的延迟（即 SOC 封装的延迟 + PCB 到 DRAM 引脚的延迟。DRAM 封装延迟被忽略）。请参阅附录：AM62x ALW 和 AMC 封装延迟。

(5) 建议 DQS 的传播延迟短于一个字节内的所有 DQx。如果无法做到这一点，则 LP4_DRS6 规定 DQ 最多可缩短 49ps

(6) 针对 PCB 布局工具设计的建议。需要通过仿真⁽¹²⁾进行验证，确认 JEDEC 定义的 Vix_DQS_ratio (20%) 和 Vix_CK_ratio (25%) 得到满足，另外确认具有良好的眼图裕度。

(7) 仅在一个字节内进行偏差匹配（包括 DQS）。不需要也不建议在字节之间进行偏差匹配。

(8) 建议 BYTEx 信号网类别中最短 DQ/DM 位的传播延迟大于其各自 DQSx 的传播延迟。

(9) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过偏差最大值时，过孔数差异才可能增加 1。

(10) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真⁽¹²⁾准确捕获了相邻受扰对象和干扰源布线之间的串扰并具有良好裕度，则可以放宽间距最低标准。此外还应考虑过孔间距。在 SOC 附近有相邻过孔的信号也不应在 DRAM 附近有相邻过孔。

(11) 设置 DQS 对间距以确保具有适当的差分阻抗。设置 P 至 N 间距以确保具有适当的差分阻抗。设计人员必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。请参阅节 1.3 中的阻抗目标。

(12) 仿真是指功率感知 IBIS 信号完整性 (SI) 仿真。跨工艺、电压和温度 (PVT) 进行仿真。