ZHCUBV0 March   2024 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 2.1 开始使用
    2. 2.2 特性
    3. 2.3 假设
    4. 2.4 Apps FPGA 硬件目标
  5. 2Apps FPGA 模块
    1. 3.1  Apps FPGA 方框图
    2. 3.2  BPG 模块
    3. 3.3  BRG 模块
      1. 3.3.1 启动信号逻辑
      2. 3.3.2 延时需求逻辑
      3. 3.3.3 已发送/已加载的块数逻辑
    4. 3.4  BRG_ST 模块
    5. 3.5  PGEN 模块
    6. 3.6  PGEN_MCTRL 模块
    7. 3.7  PGEN_SCTRL 模块
    8. 3.8  PGEN_PRM 模块
    9. 3.9  PGEN_ADDR_ROM
    10. 3.10 HSSTOP 模块
    11. 3.11 SSF 模块
    12. 3.12 ENC 模块
    13. 3.13 Xilinx IP
      1. 3.13.1 PGEN_SPBROM_v3
      2. 3.13.2 MAINPLL
      3. 3.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 3.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 3.14 参考文档
    15. 3.15 DLPC964 Apps FPGA IO
    16. 3.16 关键定义
  6. 3功能配置
    1. 4.1 启用的块数
    2. 4.2 图形循环启用
      1. 4.2.1 南‌/北翻转
      2. 4.2.2 TPG 图形
      3. 4.2.3 图形模式
      4. 4.2.4 切换模式
      5. 4.2.5 更改 BPG 图形
  7. 4附录
    1. 5.1 Vivado Chipscope 捕获结果
    2. 5.2 DLPC964 Apps 位流加载
      1. 5.2.1 将位流加载到 FPGA 中
      2. 5.2.2 将位流加载到闪存中
    3. 5.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 5.3.1 工作原理
      2. 5.3.2 概述
      3. 5.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 5.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 5.3.3.2  配置 Core Options
        3. 5.3.3.3  信道配置
        4. 5.3.3.4  ‌Shared Logic 选项
        5. 5.3.3.5  生成示例设计文件
        6. 5.3.3.6  RTL 文件列表
        7. 5.3.3.7  单通道 3 信道 Aurora 内核 RTL 包装器
        8. 5.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 5.3.3.9  块以块控制字开始
        10. 5.3.3.10 块以 DMDLOAD_REQ 完成
        11. 5.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 5.3.3.12 单通道传输模式
        13. 5.3.3.13 DMD 块阵列数据映射
        14. 5.3.3.14 Xilinx IBERT
  8. 5缩略语和首字母缩写词
  9. 6米6体育平台手机版_好二三四 (TI) 相关文档

4.3.3.14 Xilinx IBERT

使用 Xilinx IBERT（集成误码率测试仪）工具集可以验证 10Gbps 链路的信号完整性。如需了解 IBERT 工具的详细信息，请参阅 Xilinx 用户指南（节 6）。

如表 4-1 所示，RTL 有 4 个输入端口用于控制 TX 收发器设置。TI EVM 硬件配置如下。

表 4-4 用于控制 TX 收发器设置的 RTL 输入端口
信号名称 I/O 方向 时钟域 说明
gt_txpostcursor_in[4:0] 输入 异步 收发器后标 TX 预加重控制。对于 TI EVM 硬件，设置为“00000”。客户必须执行 IBERT 眼图扫描以确定硬件的最佳设置。
gt_txdiffctrl_in[3:0] 输入 异步 收发器 TX 驱动器摆幅控制。对于 TI EVM 硬件，设置为“1000”（807mV 差分峰峰值摆幅）。客户必须执行 IBERT 眼图扫描以确定硬件的最佳设置。
gt_txmaincursor_in[6:0] 输入 异步 收发器主标 TX 控制。对于 TI EVM 硬件，设置为“0000000”。客户必须执行 IBERT 眼图扫描以确定硬件的最佳设置。
gt_txprecursor_in[4:0] 输入 异步 收发器前标 TX 预加重控制。对于 TI EVM 硬件，设置为“00000”。客户必须执行 IBERT 眼图扫描以确定硬件的最佳设置。

此外，DLPC964 有一个输入引脚 RXLPEN 可为 DLPC964 Xilinx GT 单元收发器选择低功耗模式 (‘0') 或 DFE (‘1') 均衡。对于 TI EVM，RXLPEN 设置为 0 以实现低功耗模式均衡。如需有关 RXLPEN 的信息，请参阅 Xilinx 应用手册。

在 IBERT GUI 中选择并启用上述 RX/TX 收发器设置（TX 后标、主标、前标、TX diffctrl 和 RXLPEN）后，12 个高速链路之一的 IBERT 扫描结果如图 4-27 所示，其中眼图张开度 200+ 垂直码，水平 0.6UI - BER 1e-12（紫色区域）。

注： 为了模拟 64b/66B 编码特征的流量模式，用户需要在 IBERT 工具中选择占空比最高的二进制序列选项 PRBS31。

GUID-20231113-SS0I-DHM5-GWH6-MR3B7K7KC2D2-low.png图 4-27 使用 TI EVM 硬件时 Aurora Channel0 Link0 的 IBERT 眼图扫描
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