TIDEP0060
DSP+ARM SoC を使用し最適化したレーダー・システムのリファレンス・デザイン
TIDEP0060
概要
For modern radar system developers currently using an FPGA or ASIC to connect to high speed data converters, who need faster time to market with increased performance and significant reduction in cost, power, and size, this reference design includes the first widely available processor integrating a JESD204B interface and Digital Front End (DFE) processing. Connecting to the ADC14X250 and DAC38J84 provides an efficient solution for avionics and defense applications such radar, electronic warfare, compute platforms and transponders.
特長
- Easy integration of signal processor to data converters over JESD204B
- Sampling of a single 100MHz channel, when connected to ADC14X250
- DFE processing for filtering, down-sampling or up-sampling; FFTC hardware accelerator to offload compute-intensive 2D FFT operations, achieving low latency and high accuracy
- Wideband sampling with JESD attached signal processing solution including Digital Signal Processor (DSP), ADC and DAC boards, demo software, configuration GUIs and Getting Started Guide
- A robust demonstration and development platform including three EVMs, a deterministic latency card, schematic, BOM, user guide, benchmarks, software and demos
組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。
設計ファイルと製品
設計ファイル
すぐに使用できるシステム・ファイルをダウンロードすると、設計プロセスを迅速化できます。
TIDRKG4.PDF (100 K)
設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト
製品
設計や代替製品候補に TI 製品を含めます。
技術資料
= TI が選択した主要ドキュメント
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| 種類 | タイトル | 英語版のダウンロード | 日付 | |||
|---|---|---|---|---|---|---|
| * | ホワイト・ペーパー | Optimizing Modern Radar Systems using Low- Latency, High-Performance FFT Coproce | 2015年 12月 17日 | |||
| * | 設計ガイド | Optimized Radar System Design Using a DSP+ARM SoC and ADC14X250 Design Guide | 2015年 12月 8日 | |||
| アプリケーション・ノート | 66AK2L06 JESD Attachment to ADC14X250/DAC38J84 (Rev. A) | 2016年 6月 24日 | ||||
| 製品概要 | 66AK2L06 SoC Product Bulletin | 2015年 4月 15日 |