每个 APLL 都有一个 40 位分数 N 分频器，支持高分辨率频率合成以及超低相位噪声和抖动。每个 APLL 还能够通过 DPLL 模式下的 Σ-Δ 调制器 (SDM) 控制功能来调整其 VCO 频率。在级联模式下，每个 APLL 都能够将其 VCO 频率锁定到另一个 VCO 频率。

在自由运行模式下，APLL3 使用 XO 输入作为其 VCO3 的初始基准时钟。APLL3 的 PFD 将分数 N 分频时钟与其基准时钟进行比较并生成控制信号。控制信号经 APLL3 环路滤波器滤波后产生控制电压来设置 VCO3 输出频率。SDM 会调制 N 分频比来获得 PFD 输入与 VCO3 输出之间所需的分数比。APLL1 或 APLL2 的工作方式与 APLL3 类似。用户可以选择 VCO3 时钟或 XO 时钟作为基准时钟。

在 DPLL 模式下，APLL 分数 SDM 由 DPLL 环路进行控制以使 VCO 频率锁定到 DPLL 基准输入。例如，图 7-6 展示了 APLL1 或 APLL2 在各自的 DPLL1 或 DPLL2 被禁用时如何从 VCO3 获取基准。然后，VCO1 或 VCO2 将有效锁定到 DPLL3 基准输入（假定 APLL1 或 APLL2 的分数 N 分频比不会引入合成误差）。