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2.13 CK、CMD_ADDR 和 CTRL 布线规格

CK、CMD_ADDR 和 CTRL 网类别中的偏差会降低 SDRAM 器件信号的建立和保持裕度。因此，必须控制该偏差。PCB 布线的延迟与其长度成正比。因此，必须通过在一组定义的信号中匹配布线的长度来管理延迟偏差。在 PCB 上实际匹配偏差的唯一方法是将较短的布线延长至网类别中最长的网及其相关时钟的长度。确保在分析过程中包含 Z 轴延迟（过孔）。

表 2-6 列出了从处理器到 SDRAM 布线的各段限值。这些段的长度与先前的表 2-6、图 2-7 和图 2-8 中显示的 CK、CMD_ADDR 和 CTRL 拓扑图一致。通过控制某个布线组中所有信号的相同段的布线长度，可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。

这些参数仅供参考，旨在使设计在仿真之前接近成功。为了确保 PCB 设计满足所有要求，需要对设计进行仿真并将结果与节 3中定义的仿真结果进行比较。

表 2-6 CK、CMD_ADDR 和 CTRL 布线规格

编号	参数	最小值	典型值	最大值	单位
LP4_ACRS1	网类别 CK 的传播延迟 RSAC1 + RSAC2			300 ⁽¹⁾	ps
LP4_ACRS2	网类别 CMD_ADDR 和 CTRL 的传播延迟 RSAC3 + RSAC4、RSAC5			300 ⁽¹⁾	ps
LP4_ACRS3	网类别 CK 内的偏差（CK+ 至 CK- 偏差） (RSAC1 + RSAC2) 偏差 ⁽⁹⁾			0.75 ⁽²⁾	ps
LP4_ACRS4a	网类别 CMD_CTRL 上的偏差 RSAC3 + RSAC4 偏差 ⁽⁹⁾		10	30	ps
LP4_ACRS4b	网类别 CTRL 上的偏差 RSAC3 + RSAC4、RSAC5 偏差 ⁽⁹⁾		10	30	ps
LP4_ACRS5	每个 T 分支信号对之间的偏差 RSAC2 或 RSAC4 偏差 ⁽⁷⁾		0.1		ps
LP4_ACRS6	CMD_ADDR、CTRL 以及关联的 CK 时钟网类别上的偏差 RSAC1 + RSAC2、RSAC3 + RSAC4、RSAC5 ⁽⁹⁾			60	ps
LP4_ACRS7	每条迹线上的过孔数			4	个过孔
LP4_ACRS8	过孔残桩长度 ⁽⁸⁾		20		Mil
LP4_ACRS9	过孔数差异			0 ⁽³⁾	个过孔
LP4_ACRS10	中心到中心 CK 到其他 LPDDR4 布线间距	4w ⁽⁴⁾
LP4_ACRS11	中心到中心 CMD_ADDR、CTRL 到其他 LPDDR4 布线间距	3w ⁽⁴⁾
LP4_ACRS12	中心到中心 CMD_ADDR、CTRL 到自身或其他 CMD_ADDR、CTRL 布线间距	3w ⁽⁴⁾
LP4_ACRS13	CK 中心到中心间距 ⁽⁵⁾、⁽⁶⁾
LP4_ACRS14	CK 与其他非 DDR 网的间距	4w ⁽⁴⁾

(1) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。

(2) 通过设计/仿真进行验证，确认符合 JEDEC 定义的 Vix_CK_ratio (25%)，并具有良好的眼图裕度。

(3) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过所有段偏差最大值时，过孔数差异才可能增加 1。

(4) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。如果仿真准确捕获了相邻受扰对象和干扰源布线之间的串扰具有良好裕度，则可以放宽间距最低标准。还应考虑过孔间距。在 SoC 附近有相邻过孔的信号不应在 DRAM 附近有相邻过孔。

(5) 设置 CK 间距以确保具有适当的差分阻抗。

(6) 用户必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。

(7) 在分支布线段（平衡 T）上进行偏差控制旨在优化信号完整性（波形反射）。不需要也不建议在所有分支布线段中匹配偏差，仅针对特定信号的每个分支进行匹配即可。

(8) 如果以高于 3200Mbps 的数据速率运行 LPDDR4，则可能需要进行过孔残桩长度控制（微过孔或背钻），具体取决于仿真。

(9) 建议在同一信号层上对网类别 CK、CMD_ADDR 和 CTRL 进行布线，以实现更好的偏差控制。

(1)

考虑从 SoC 芯片焊盘到 DRAM 引脚的延迟（即延迟包括 SoC 封装和 PCB）。仅考虑任何 T 分支布线段的一个桥臂。