CK0 和 ADDR_CTRL 网类别中的偏差会直接降低 ADDR_CTRL 网的建立和保持裕量。因此，必须控制该偏差。PHY 内的逐位偏斜校正功能显著放宽了偏斜容差要求。表 3-6 中的偏斜预算包括从 SoC 芯片焊盘到 DRAM 引脚的总延迟。（即 SOC 封装 + PCB 的延迟。）附录：AM62x ALW 和 AMC 封装延迟 中提供了封装延迟。设计人员可以使用比表中所示值更小的容差自由进行长度匹配。PCB 布线的延迟与其长度成正比。因此，必须通过在一组定义的信号中匹配布线的长度来管理延迟偏差。在 PCB 上实际匹配长度的唯一方法是延长较短的布线。在分析过程中，应考虑具有准确堆叠信息的 Z 轴延迟（穿孔）。

表 3-6 列出了构成从处理器到 SDRAM 的布线的各个段的限制。这些段的长度与先前图 3-4 和图 3-5 中显示的 CK0 和 ADDR_CTRL 拓扑图一致。通过使某个布线组中所有信号的相同段的布线长度保持匹配，可以控制信号延迟偏差。大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。