ADC09QJ800
- ADC コア：
- 分解能：9 ビット
- インターリーブなしのアーキテクチャ
- 内部ディザリングにより高次高調波を低減
- 性能仕様：
- SNR (–1dBFS、97MHz)：53.5dBFS
- ENOB (–1dBFS、97MHz)：8.51Bits
- SFDR (–1dBFS、97MHz)：64dBFS
- ノイズ フロア (–20dBFS、97MHz)： –140.5dBFS/Hz
- フルスケール入力電圧：800mVPP-DIFF
- フルパワー入力帯域幅：6GHz
- JESD204C シリアル データ インターフェイス
- 合計 2～8 (クワッド / デュアル チャネル) または 1～4 (シングル チャネル) の SerDes レーン数に対応
- 最大ボー レート：17.16Gbps
- 64B/66B と 8B/10B のエンコード モード
- Subclass-1 サポートによる決定論的レイテンシ
- JESD204B レシーバと互換
- 内部サンプリング クロック生成のオプション
- PLL および VCO (7.2～8.2GHz) 内蔵
- SYSREF ウィンドウ処理により同期が簡単
- 4 つのクロック出力によりシステム クロック供給を簡素化
- FPGA または隣接 ADC 用のリファレンス クロック
- SerDes トランシーバ用のリファレンス クロック
- パルス式システム用のタイムスタンプ入力および出力
- 消費電力 (800MSPS)：
- クワッド チャネル：420mW/チャネル
- デュアル チャネル：555mW/チャネル
- シングル チャネル：840 mW
- 電源：1.1V、1.9V
ADC09xJ800 は、クワッド、デュアル、シングル チャネル、9 ビット、800MSPS の A/D コンバータ (ADC) ファミリです。ADC09xJ800 は低消費電力、高いサンプリング レート、12 ビットの分解能により、各種マルチチャネル通信およびテスト システムに理想的です。
6GHz のフルパワー入力帯域幅 (-3dB) により、L バンドと S バンドの直接 RF サンプリングが可能です。
システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例：サンプリング クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部フェーズ ロック ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力を備えています。パルス式システムのためにタイムスタンプ入力および出力を備えています。
JESD204C シリアル インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス モードは、2～8 レーン (デュアル チャネルとクワッド チャネルのデバイスの場合)、または 1～4 レーン (シングル チャネル デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。
技術資料
| 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
|---|---|---|---|---|---|---|
| * | データシート | ADC09xJ800 クワッド / デュアル / シングル チャネル、800MSPS、9 ビット A/D コンバータ (ADC)、JESD204C インターフェイス搭載 データシート (Rev. A 翻訳版) | PDF | HTML | 英語版 (Rev.A) | PDF | HTML | 2024年 10月 30日 |
設計および開発
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設計とシミュレーション向けの環境である PSpice for TI (...)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| FCCSP (AAV) | 144 | Ultra Librarian |
購入と品質
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