ZHCAEO8B March   2022  – November 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5附录：AM62x ALW 和 AMC 封装延迟
  9. 6修订历史记录

6 修订历史记录

All Revision History Changes Intro HTMLJanuary 1, 2023 to November 2, 2024 (from RevisionA (January 2023)to RevisionB (November 2024))

  • 应使用指定的功率感知仿真来确定去耦电容器数量和总容值Go
  • 阐明了支持 DDR4 的拓扑。Go
  • 更新了 DDR4 原理图，添加了有关 VTT 和双列的信息Go
  • 更新了有关 DDR4 信号端接的信息Go
  • 将 VTT 更新为在点对点设计是可选的Go
  • 更新了“CK 和 ADDR_CTRL 布线限制”和“布线规格”表Go
  • 更新了“数据组布线限值”和“数据组布线规格”表。Go
  • 添加了对 DDR4 数据位交换和字节交换的支持Go
  • 阐明了支持 LPDDR4 的拓扑。Go
  • 更新了“LPDDR4 数据组拓扑”Go
  • 更新了 LPDDR4 CK 和 ADDR_CTRL 布线规格Go
  • 更新了“LPDDR4 数据组布线规格”表。Go
  • 允许 DQ/DM 位交换和字节交换。Go
  • 为 AM62x 添加了“LPDDR4 仿真”部分Go
  • 删除了“波形质量”部分（回铃裕量）Go
  • 将表 4-3 中的 LPDDR4-3733 读取眼图模板 VdlVW 更正为 140mVGo
  • 为 LPDDR4-1600 添加了眼图模板Go
  • 向表 4-6 添加了 AM62Px SK EVM 堆叠Go
  • 更正了表 4-11 中的阻抗不匹配计算Go
  • 删除了高/低电平下的最小回铃裕量 (JEDEC)Go
  • 添加了封装延迟部分。Go
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