DAC38RF89
- 具有多模式运行方式的 14 位分辨率、9GSPS DAC
- 16 位、双通道数据模式
- 最大输入速率:2.5GSPS
- 宽带数字上变频器
- 插值:1、2、4、6、8、10、12、16、18、20、24x
- 12 位、双通道数据模式
- 最大输入速率:3.33GSPS
- 宽带数字上变频器
- 插值:1、2、24x
- 8 位、单通道数据模式
- 最大输入速率:9GSPS
- 16 位、双通道数据模式
- JESD204B 接口
- 子类 1 支持多芯片同步
- 最大通道速率:12.5Gbps
- 差分输出
- 支持直流耦合
- 射频满量程输出功率(采用 2:1 平衡-非平衡变压器):
2.14GHz 时为 3dBm
- 具有旁路功能的内部 PLL 和 VCO
- DAC38RF82:fC(VCO) = 5.9 或 8.9GHz
- DAC38RF89:fC(VCO) = 5 或 7.5GHz
- 电源:-1.8V、1.0V、1.8V
- 封装:10mm x 10mm BGA,间距为 0.8mm,
144 个焊球
DAC38RF82 和 DAC38RF89 是高性能的宽带宽型射频采样数模转换器 (DAC),能够实现高达 3.33GSPS 的双通道输入数据速率或高达 9GSPS 的 8 位单通道运行状态。这些器件具有一个多达 8 通道的低功耗 JESD204B 接口,最大比特率为 12.5Gbps。
在双通道运行状态下,无插值时输入接口的数据速率高达 3.33GSPS(12 位分辨率)和 2.5GSPS(16 位分辨率)。当用作具有 2x 至 24x 插值模式的复合基带发送器时,DAC38RF82 或 DAC38RF89 可以合成具有 16 位输入分辨率的高达 2GHz 带宽的宽带信号和具有 12 位输入分辨率的 2.66GHz 带宽的宽带信号。
8 位模式允许以 9GSPS 的最大 DAC 采样率进行输入,并可合成 0 至 4.5GHz 的宽带信号。
可选的低抖动 PLL/VCO 通过允许使用频率较低的参考时钟来简化 DAC 时钟的生成。DAC38RF82 和 DAC38RF89 支持不同的 VCO 频率范围,如器件比较表 所示。
技术文档
类型 | 标题 | 下载最新的英语版本 | 日期 | |||
---|---|---|---|---|---|---|
* | 数据表 | 具有 JESD204B 接口、片上 PLL 和宽带插值的 DAC38RF8x 双通道、差分输出、14 位、9GSPS、射频采样 DAC 数据表 (Rev. C) | PDF | HTML | 最新英语版本 (Rev.D) | PDF | HTML | 2020年 6月 15日 |
应用手册 | Impact of Power-Supply Noise on Phase Noise Performance of RF DACs | 2018年 6月 13日 | ||||
应用手册 | Eye Scan Testing with the DAC38RFxx | 2017年 8月 10日 | ||||
应用手册 | Quick-Start Methods in Simulating the DAC38RF8x Input/Output Buffer Information | 2017年 8月 2日 | ||||
应用手册 | DAC38RF8x Test Modes | 2017年 7月 25日 | ||||
EVM 用户指南 | DAC38RF8xEVM User's Guide (Rev. A) | 2017年 3月 24日 | ||||
设计指南 | Efficient Power Supply Scheme for RF-Sampling DAC Reference Design | 2016年 8月 22日 | ||||
应用手册 | 所选封装材料的热学和电学性质 | 2008年 10月 16日 | ||||
应用手册 | 高速数据转换 | 英语版 | 2008年 10月 16日 |
设计和开发
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DAC38RF89EVM — DAC38RF89 双通道 14 位 8.4GSPS 1x-24x 插值 5GHz 和 7.5GHz PLL DAC 评估模块
DAC38RF89 评估模块 (EVM) 是用于评估 DAC38RF89 数模转换器 (DAC) 的电路板。该 DAC38RFEVM 可用于对采样率高达 9GSPS 的 DAC 进行性能评估,同时还设计用于与 TSW14J56EVM(修订版 B 及更高版本)搭配使用。提供的 FMC 连接器还可以将 DAC 与第三方供应商的 FPGA 开发板相连接。此外,借助易于使用的软件界面,还可通过 SPI 来控制 DAC 和板载 LMK04828 时钟芯片。
TI204C-IP — Request for JESD204 rapid design IP
The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)
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